KR100213971B1 - Common voltage compensation circute for liquid crystal device - Google Patents

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KR100213971B1 KR1019960039765A KR19960039765A KR100213971B1 KR 100213971 B1 KR100213971 B1 KR 100213971B1 KR 1019960039765 A KR1019960039765 A KR 1019960039765A KR 19960039765 A KR19960039765 A KR 19960039765A KR 100213971 B1 KR100213971 B1 KR 100213971B1
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Abstract

일반적으로 액정표시장치는 온도와 데이터의 변화치에 따라 필연적으로 발생하는 화소 전압강하 현상으로 인하여 화질이 불규칙해지는 플리커 현상이 일어난다.In general, a liquid crystal display device has a flicker phenomenon in which image quality is irregular due to a pixel voltage drop phenomenon inevitably caused by temperature and data change values.

본 발명은 이러한 플리커 형상을 방지하기 위하여 액정표시장치에 인가되는 데이터 전압을 일정한 전위가 게이트 전극에 인가되는 기준 화소와 액정 표시 장치의 게이트 주사선과 동기하여 구동되는 실제 화소에 입력하여 그 차이를 산출해 낸다.The present invention calculates the difference by inputting the data voltage applied to the liquid crystal display device to the reference pixel to which a constant potential is applied to the gate electrode and the actual pixel driven in synchronization with the gate scan line of the liquid crystal display device in order to prevent the flicker shape. Do it.

그리고, 그 차이를 공통 전압 발생기에 더하여 인가함으로써 액정 패널의 화소 전극과 공통전극의 전위차를 유지시킨다. 그 결과, 액정에 인가되는 일정하게 되어 액정 패널의 플리커 현상을 현저히 줄게 된다.The difference is applied in addition to the common voltage generator to maintain the potential difference between the pixel electrode and the common electrode of the liquid crystal panel. As a result, the applied to the liquid crystal becomes constant, thereby significantly reducing the flicker phenomenon of the liquid crystal panel.

Description

액정표시장치의 왜곡된 화소전압에 따른 공통전압 보상회로.A common voltage compensation circuit according to a distorted pixel voltage of a liquid crystal display device.

제1도는 액정 디스플레이의 단위 화소를 나타낸 회로도이다.1 is a circuit diagram showing unit pixels of a liquid crystal display.

제2도는 액정 디스플레이의 게이트 주사선과 화소 전극에 인가되는 전압의 일반적인 파형을 나타낸 도면이다.2 is a diagram showing general waveforms of voltages applied to the gate scan line and the pixel electrode of the liquid crystal display.

제3도는 본 발명의 개략적인 구성도이다.3 is a schematic configuration diagram of the present invention.

제4a도는 본 발명의 실시예1을 나타낸 회로도이다.4A is a circuit diagram showing Embodiment 1 of the present invention.

제4b도는 실시예1의 전극에 인가되는 파형을 나타낸 도면이다.4B is a diagram showing waveforms applied to the electrodes of the first embodiment.

제5a도는 본 발명의 실시예2를 나타낸 회로도이다.5A is a circuit diagram showing Embodiment 2 of the present invention.

제5b도는 실시예2의 각 전극에 인가되는 파형을 나타낸 도면이다.5B is a diagram showing waveforms applied to each electrode of Example 2. FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols on main parts of drawing

101 : 단위화소 102 : 화소전극101: unit pixel 102: pixel electrode

103 : 박막 트랜지스터 104 : 기생용량 Cgs103: thin film transistor 104: parasitic capacitance Cgs

105 : 기생용량 Cds 106 : 보조 용량 Cst105: parasitic dose Cds 106: auxiliary dose Cst

107 : n-1번째 게이트주사선 108 : n번째 게이트 주사선107: n-th gate scanning line 108: n-th gate scanning line

109 : 데이터주사선 110 : 공통전극109: data scanning line 110: common electrode

111 : 액정 용량 CLC 111: liquid crystal capacitor C LC

21 : n-1번째 게이트주사선의 게이트주사파형21: Gate scan waveform of the n-1th gate scan line

22 : n번째 게이트주사선의 게이트주사파형22: Gate scan waveform of the nth gate scan line

23 : 신호전압의 중간전위 24 : 공통 전압의 전위23: intermediate potential of signal voltage 24: potential of common voltage

25 : CLC의 양단전압 31 : 테스트부25: voltage across C LC 31: test part

32 : 검출부 33 : 보상 전압 발생부32: detector 33: compensation voltage generator

34 : 전압차 디텍터 35 : 샘플링홀더34: voltage difference detector 35: sampling holder

36 : 제2테스트화소전압 37 : 제1테스트 화소 전압36: second test pixel voltage 37: first test pixel voltage

38 : 전압차디텍터출력 39 : 샘플링홀더출력38: voltage difference detector output 39: sampling holder output

40 : 입력공통전압 41 : 출력 공통 전압40: input common voltage 41: output common voltage

42 : 전류증폭기(Current Amplifier)42: Current Amplifier

43 : 제1샘플링주기 44 : 제2샘플링주기43: first sampling period 44: second sampling period

45 : 공통 전압주기45: common voltage cycle

본 발명은 액정 표시 장치의 구동 회로에 관한 것으로 특히, 액정 표시 장치의 온도 변화와 게이트 신호 하강 시의 기생 용량에 따라 발생하는 화소 전압강하 ΔVp 에 의해서 생기는 플리커 현상을 방지하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit of a liquid crystal display device, and more particularly to a circuit for preventing a flicker phenomenon caused by a pixel voltage drop ΔVp generated due to a temperature change of a liquid crystal display device and a parasitic capacitance when a gate signal falls.

일반적인 액정 디스플레이의 화소(101)는 제1도에 나타낸 바와 같이 게이트 주사선(108)과 데이터 주사선(109)이 수직으로 교차한 교차부에 형성된 스위칭 소자 TFT(103)와 상기 TFT의 소스에 연걸된 보조캐패시터(106)와 화소 전극(102), 그리고 상기 화소 전극에 대향하여 설치된 공통 전극(110)과 상기 화소 전극과 공통 전극 사이에 존재하는 액정 용량(111)으로 구성된다.The pixel 101 of a typical liquid crystal display is connected to the switching element TFT 103 and the source of the TFT formed at the intersection where the gate scan line 108 and the data scan line 109 vertically cross as shown in FIG. The auxiliary capacitor 106 and the pixel electrode 102, and the common electrode 110 provided to face the pixel electrode, and the liquid crystal capacitor 111 existing between the pixel electrode and the common electrode.

상기 TFT의 소스와 TFT의 게이트 사이에는 기생 용량 Cgs(104)가 존재하고, 상기 소스와 TFT의 드레인 사이에는 기생 용량 Cds(105)가 존재한다.Parasitic capacitance Cgs 104 exists between the source of the TFT and the gate of the TFT, and parasitic capacitance Cds 105 exists between the source and the drain of the TFT.

또, 상기 소스의 연장선에서 갈라진 한쪽 단자는 상기 게이트 주사선(108)의 전단의 게이트 주사선(107)에 연결되고, 공통 전극은 공통 전압 발생기(도면미도시)에 연결되어 있다.One terminal split from the extension line of the source is connected to the gate scan line 107 at the front end of the gate scan line 108, and the common electrode is connected to a common voltage generator (not shown).

즉, 기생 용량 Cgs는 화소 전극과 게이트 주사선(n번째 게이트 주사선)사이에 존재하며 또 다른 기생 용량 Cds는 화소 전극과 데이터 주사선 사이에 존재한다.That is, the parasitic capacitance Cgs exists between the pixel electrode and the gate scan line (n-th gate scan line), and another parasitic capacitance Cds exists between the pixel electrode and the data scan line.

상기 액정 디스플레이 화소의 동작 원리는 다음과 같다.(제2도)The operating principle of the liquid crystal display pixel is as follows.

게이트주사선의 신호(22)가 하이(high)로 되면, 이 게이트 주사선과 연결된 모든 TFT가 온(on)되고 이 때 TFT의 드레인에 연결된 데이터 주사선을 따라 데이터가 Cst와 CLC에 저장되어 영상을 표시한다.When the signal 22 of the gate scan line becomes high, all the TFTs connected to the gate scan line are turned on, and data is stored in Cst and C LC along the data scan line connected to the drain of the TFT to display an image. Display.

또, 게이트 주사선의 신호가 로우(Low)로 되면, 이 게이트 주사선과 연결된 모든 TFT가 오프(off)되고 이 때, 상기 Cst에 저장된 데이터에 의해 영상을 표현한다. 그러나, TFT의 게이트와 소스 사이에 존재하는 Cgs로 인해서 게이트 주사선의 신호 하강시 화소 전극에 걸리는 전압이 ΔVp 만큼 감소하게 된다. 이것은 정극성 데이터와 부극성 데이터의 충전량을 다르게 하여 플리커를 유발시키는 원인이 된다,When the signal of the gate scan line becomes low, all the TFTs connected to the gate scan line are turned off, and at this time, the image is represented by the data stored in the Cst. However, due to the Cgs existing between the gate and the source of the TFT, the voltage applied to the pixel electrode when the signal of the gate scan line falls is reduced by ΔVp. This causes the flicker by causing the charge amount of the positive data and the negative data to be different.

따라서 이 플리커를 줄이기 위해 공통 전극에 데이터 신호의 정극성전압치와 부극성전압치의 중간전위(23)를 인가하지 못하고 상기 중간존위 보다 낮은 신호(24)를 인가하게 된다. 이 때의 ΔVp 는 다음과 같이 주어진다.Therefore, in order to reduce the flicker, the intermediate voltage 23 of the positive voltage value and the negative voltage value of the data signal cannot be applied to the common electrode, and a signal 24 lower than the intermediate potential is applied. ΔVp at this time is given as follows.

그러나, CLC는 온도와 데이터값에 따라 달라지기 때문에 단순히 Vcom전압을 낮추었을 때는 주기마다 변하는 모든 화소의ΔVp를 보상할 수가 없어 플리커가 필연적으로 나타난다.However, since C LC depends on temperature and data values, flicker is inevitable because simply reducing the Vcom voltage cannot compensate for the ΔVp of every pixel that changes every cycle.

본 발명에서는 이러한 ΔVp를 미리 검출하고, 그 값을 공통 전극에 보상하여 인가함으로써 이 플리커 현상을 줄일 수 있게 한다.In the present invention, the ΔVp is detected in advance, and the value is compensated and applied to the common electrode to reduce the flicker phenomenon.

제3도에 도시한 것처럼 액정 패널의 화소 외에 별개로 구성된 데스트부(31)와 테스트 부에서 출력되는 ΔVp를 검출하는 검출부(32)와 검출부에서 출력되는 ΔVp를 공통 전압에 더하여 공통 전극에 인가하는 보상 전압 발생부(33)로 구성되어 있다.As shown in FIG. 3, the test unit 32 which detects ΔVp output from the test unit and the test unit 32 and ΔVp output from the detection unit are separately applied to the common electrode in addition to the pixels of the liquid crystal panel. Compensation voltage generator 33 is configured.

본 발명의 테스트 부는 테스트 화소를 구성하여 상기 테스트 화소에 액정 패널의 게이트 주사 전압과 동기 하는 테스트 게이트 펄스를 가하고, 상기 테스트 화소에 하나의 수평 동기 기간 동안 데이터의 평균값을 인가한다.The test unit of the present invention configures a test pixel, applies a test gate pulse synchronized with the gate scan voltage of the liquid crystal panel to the test pixel, and applies an average value of data to the test pixel during one horizontal synchronization period.

상기에서 테스트 화소 전극에 인가되는 화소 전압을 검출부에 입력하여 테스트 게이트 펄스 하강 후의 테스트 화소에 저장된 화소 전압과 평균 데이터 전압과의 전압 차를 구하고 , 그 전압차를 보조전압발생부에 입력하여 공통 전압과 합하여 공통 전극에 인가함으로써 화소 전압의 변화에 따라 공통 전압의 전위도 변화시켜 액정에 인가되는 ΔVp를 보상해 줄 수 있다.The pixel voltage applied to the test pixel electrode is input to the detector to obtain a voltage difference between the pixel voltage stored in the test pixel after the test gate pulse falls and the average data voltage, and the voltage difference is input to the auxiliary voltage generator to provide a common voltage. In addition, by applying to the common electrode, the potential of the common voltage may be changed according to the change of the pixel voltage to compensate for ΔVp applied to the liquid crystal.

본 발명의 실시예를 제4도와 5도를 참조하여 설명한다.An embodiment of the present invention will be described with reference to FIG. 4 and FIG.

[실시예1]Example 1

제4a도와 같은 본 발명의 액정 구동 회로에서는 액정 패널의 표시 화소와 별도로 집적한 제1테스트 화소의 박막 트랜지스터에 액정 패널의 표시 화소에 인가되는 게이트 주사 전압과 동기하는 제1게이트 전압을 인가하고, 제2테스트 화소의 박막 트랜지스터에는 일정한 전위를 갖는 제2게이트 전압을 인가한다.In the liquid crystal drive circuit of the present invention as shown in FIG. 4A, a first gate voltage in synchronization with the gate scan voltage applied to the display pixel of the liquid crystal panel is applied to the thin film transistor of the first test pixel integrated separately from the display pixel of the liquid crystal panel, A second gate voltage having a constant potential is applied to the thin film transistor of the second test pixel.

이 때, 두 테스트 화소에는 Low Pass Filter(이하 LPF)를 통과한 저주파의 성분의 데이터 전압을 인가한다.At this time, the data voltages of the low frequency components passing through the Low Pass Filter (hereinafter referred to as LPF) are applied to the two test pixels.

각각의 소자에 입력되는 파형은 제4b도에 나타내었다.The waveform input to each device is shown in FIG. 4B.

상기 제1게이트 전압은 액정 패널에 구성된 표시 화소에 인가되는 게이트 주사 전압과 동기되나, 동시에 하이(high)전위가 되더라도 로우(low)로 떨어질 때는 Δt 시간만큼 먼저 떨어진다. 즉 상기 제1게이트 전압의 주기는 액정 패널의 실제 화소 전극을 구동하는 TFT에 인가되는 게이트 전압의 주기와 같지만, 상기 제1게이트 전압의 인가 시간(t2)은 액정 패널의 실제 화소 전극을 구동하는 TFT에 인가되는 게이트 전압의 인가 시간(t1)보다 짧다. 또한, 제2게이트 전압은 제2테스트 화소 내의 TFT가 항상 온(on)되도록 일정한 전위로 유지시킨다.The first gate voltage is synchronized with the gate scan voltage applied to the display pixel configured in the liquid crystal panel, but at the same time, when the voltage falls to a low level, the first gate voltage falls first by? T time. That is, the period of the first gate voltage is the same as the period of the gate voltage applied to the TFT for driving the actual pixel electrode of the liquid crystal panel, but the application time t2 of the first gate voltage is for driving the actual pixel electrode of the liquid crystal panel. It is shorter than the application time t1 of the gate voltage applied to the TFT. In addition, the second gate voltage is maintained at a constant potential so that the TFT in the second test pixel is always on.

제1게이트 전압이 로우로 하강할 때, 게이트와 소스 사이의 기생 용량 Cgs에 의한 용량 결합(capacitor coupling)에 의해 제1테스트 화소의 화소 전압은 ΔVp 만큼 하강한다. 그러나, 제2게이트 전압은 일정한 값으로 유지되고 있기 때문에 제2테스트 화소에는 전압 변동이 없다. 그러므로, 제1테스트 화소의 화소 전압과 제2테스트 화소의 화소 전압은 ΔVp의 전압 차가 생긴다.When the first gate voltage falls low, the pixel voltage of the first test pixel drops by ΔVp by capacitor coupling by parasitic capacitance Cgs between the gate and the source. However, since the second gate voltage is maintained at a constant value, there is no voltage variation in the second test pixel. Therefore, a voltage difference of ΔVp occurs between the pixel voltage of the first test pixel and the pixel voltage of the second test pixel.

상기 제1테스트 화소와 제2테스트 화소의 화소 전극에서 발생한 각각의 화소 전압을 전압차디텍터에 인가하여 상기 화소 전압의 차이 즉, 제1테스트 화소의 화소 강하전압 ΔVp를 검출해 낸다. 그리고 검출한 ΔVp를 샘플링클럭(sampling clock)에 의해 샘플링홀더(sampling and holder 이하 SH라고 한다)가 홀딩하고, SH에서 홀딩한ΔVp 만큼 공통 전압 발생기에서 출력된 공통 전압(Vcom-)을 강하한 전압(Vcom-ΔVp)을 Δt 시간 동안 액정 패널의 공통 전극에 인가시킨다.Each pixel voltage generated at the pixel electrodes of the first test pixel and the second test pixel is applied to a voltage detector to detect a difference between the pixel voltages, that is, the pixel drop voltage ΔVp of the first test pixel. Then, the detected ΔVp is held by the sampling clock (sampling and holder, SH) by the sampling clock, and the voltage obtained by dropping the common voltage (Vcom-) output from the common voltage generator by ΔVp held by SH. (Vcom-ΔVp) is applied to the common electrode of the liquid crystal panel for Δt time.

상기와 같은 과정에 의해 액정 패널의 공통 전극과 화소 전극 사이의 전압 차는 일정하게 유지시킬 수 있어 플리커 현상이 해소된다.By the above process, the voltage difference between the common electrode and the pixel electrode of the liquid crystal panel can be kept constant, thereby eliminating the flicker phenomenon.

[실시예2]Example 2

제5a도와 같은 본 발명의 액정 구동 회로에서는 액정 패널에 표시 화소 외 별도로 집적한 제1테스트 화소의 박막 트랜지스터에 액정 패널의 표시 화소에 인가되는 게이트 주사 전압과 동기 하는 제1게이트 전압을 인가하고, 제2테스트 화소의 박막 트랜지스터에는 일정한 전위를 갖는 제2게이트 전압을 인가하되 각각의 테스트 화소에 인가하는 신호 전압을 제1샘플링 홀더에 통과시킴으로써 한 주기만큼 지연시킨다.In the liquid crystal driving circuit of the present invention as shown in FIG. 5A, a first gate voltage in synchronization with the gate scan voltage applied to the display pixel of the liquid crystal panel is applied to the thin film transistor of the first test pixel separately integrated with the display pixel in the liquid crystal panel, A second gate voltage having a constant potential is applied to the thin film transistor of the second test pixel, and a signal voltage applied to each test pixel is delayed by one period by passing through the first sampling holder.

상기에서 제1게이트 전압은 제1샘플링 홀더의 주기와 동기 하여 제1테스트 화소의 박막 트랜지스터에 인가된다. 또한, 상기에서 인가된 제1게이트 전압에 의하여 상기 제1테스트 화소의 박막 트랜지스터에서 화소 전압이 출력된다.The first gate voltage is applied to the thin film transistor of the first test pixel in synchronization with the period of the first sampling holder. In addition, the pixel voltage is output from the thin film transistor of the first test pixel by the first gate voltage applied above.

본 실시예에서는 상기에서 지연된 신호 전압을 제1테스트 화소와 제2테스트 화소의 박막 트랜지스터에 인가하여 각각의 화소 전압을 출력하고, 출력된 각각의 화소 전압을 전류 증폭기(current amplifier)에 통과하여 증폭한 후, 전압차디텍터에 인가하고, 제2샘플링 홀더에 통과시켜 화소 전압의 강하분을 검출해낸다.In this embodiment, the delayed signal voltage is applied to the thin film transistors of the first test pixel and the second test pixel to output respective pixel voltages, and each of the output pixel voltages is amplified by passing through a current amplifier. After that, it is applied to the voltage difference detector and passed through the second sampling holder to detect the drop of the pixel voltage.

상기 제2샘플링홀더의 주기는 제1게이트 전압이 low로 떨어지는 주기와 동기 하므로 화소 전압의 강하분을 정확히 검출할 수 있다. 상세한 파형은 제5B도에 나타내었다.Since the period of the second sampling holder is synchronized with the period of the first gate voltage falling low, the drop of the pixel voltage can be accurately detected. The detailed waveform is shown in FIG. 5B.

상기 화소 전압의 강하 분을 공통 전압 발생기에 인가하여 공통 전압과 상기 화소 전압의 강하분이 보상된 전압을 액정 패널의 공통 전극에 인가함으로써 화소 전극과 공통 전극 전압차를 유지시킬 수 있다.The drop of the pixel voltage may be applied to the common voltage generator to maintain the difference between the pixel electrode and the common electrode by applying a voltage compensated for the drop of the common voltage and the pixel voltage to the common electrode of the liquid crystal panel.

즉, 본 발명은 온도와 데이터에 따라 변하는 ΔVp를 미리 검출하여 공통 전압을 1수평 주기 단위로 변화시키는 것으로서 데이터의 크기를 고려하여 Vcom을 보상함으로써 플리커를 제거할 수 있다. 다시 말해 액정 패널의 실제 화소 전극에 인가될 화소 전압을 1수평 주기 앞서 테스트 화소 전극에 인가하고, 테스트 화소 전극에서 출력된 화소 강하 전압을 공통 전압 발생기에 인가하여 액정 패널의 실제 공통 전극에 인가될 공통 전압을 보상하는 회로를 구비함으로써 온도 또는, 정극성과 부극성일 때의 데이터에 따라 변하는 화소 전극과 공통 전극 사이의 전위 차를 일정한 값으로 유지하여 액정 패널에 발생하는 플리커를 제거하는 효과가 있다.That is, the present invention detects ΔVp that changes according to temperature and data in advance, and changes the common voltage in units of one horizontal cycle, thereby eliminating flicker by compensating Vcom in consideration of the size of data. In other words, the pixel voltage to be applied to the actual pixel electrode of the liquid crystal panel is applied to the test pixel electrode one horizontal period in advance, and the pixel drop voltage output from the test pixel electrode is applied to the common voltage generator to be applied to the actual common electrode of the liquid crystal panel. By providing a circuit for compensating the common voltage, there is an effect of eliminating the flicker generated in the liquid crystal panel by maintaining the potential difference between the pixel electrode and the common electrode which changes according to the temperature or the data when it is positive and negative.

Claims (5)

액정 패널의 화소 전압을 기준 전압과 비교하여 전압 차이를 검출하는 검출 수단과, 상기 전압 차이를 공통 전압 발생기에서 출력되는 공통 전압과 더하여 액정 패널의 공통 전극에 인가하는 전압 인가 수단을 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 액정 패널의 구동 회로.A detection means for detecting a voltage difference by comparing the pixel voltage of the liquid crystal panel with a reference voltage, and a voltage applying means for applying the voltage difference to a common electrode of the liquid crystal panel by adding the voltage difference to a common voltage output from the common voltage generator. A driving circuit for a thin film transistor liquid crystal panel. 1항에 있어서 검출 수단은, 액정 패널의 TFT에 인가되는 게이트 전압의 주사 시간과 동기하되 인가시간이 짧은 제1테스트 게이트 전압에 따라 실제화소 전압을 출력하는 제1테스트 화소와 일정한 전위로 유지되는 제2테스트 게이트 전압에 의해 전압 강하분이 거의 없는 기준 화소전압을 출력하는 제2테스트 화소와. 상기 실제 화소전압과 기준 화소전압을 입력받아 그 차이를 검출하는 전압디텍터와, 상기 전압 디텍터에서 출력된 화소 전압강하분을 공통전압의 반주기로 샘플링하여 저장하는 샘플링홀더(SH)로 구성된 것을 특징으로 하는 박막 트랜지스터 액정 패널의 구동회로.The detector according to claim 1, wherein the detection means is maintained at a constant potential with the first test pixel that outputs the actual pixel voltage in accordance with the first test gate voltage having a short application time in synchronization with the scanning time of the gate voltage applied to the TFT of the liquid crystal panel. A second test pixel for outputting a reference pixel voltage with little voltage drop due to the second test gate voltage; A voltage detector detecting the difference between the actual pixel voltage and the reference pixel voltage and a sampling holder (SH) sampling and storing the pixel voltage drop output from the voltage detector at a half period of a common voltage; A driving circuit for a thin film transistor liquid crystal panel. 2항에서 있어서 상기 제1테스트 화소와 상기 제2테스트 화소는 스위칭소자 TFT와 저장 캐패시턴스와 액정 캐패시턴스로 구성된 것을 특징으로 하는 액정 패널의 구동회로.The driving circuit of claim 2, wherein the first test pixel and the second test pixel comprise a switching element TFT, a storage capacitance, and a liquid crystal capacitance. 3항에 있어서 상기 제1테스트 화소와 상기 제2테스트 화소에 연결된 각각의 저장 캐패시턴스는 동일한 게이트 주사선에 연결된 것을 특징으로 하는 액정 패널의 구동회로.4. The driving circuit of claim 3, wherein each of the storage capacitances connected to the first test pixel and the second test pixel is connected to the same gate scan line. 1항에서 4항 중, 어느 한 항에 있어서 전압 인가수단은 상기 공통 전압의 주기와 동기하여 상기 화소 전압 강하분과 공통 전압 발생기에서 출력된 공통 전압을 합하는 전압 디텍터를 구비한 것을 특징으로 하는 액정 패널의 구동 회로.The liquid crystal panel according to any one of claims 1 to 4, wherein the voltage applying means includes a voltage detector for adding the pixel voltage drop and the common voltage output from the common voltage generator in synchronization with the period of the common voltage. Driving circuit.
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