KR100213433B1 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- KR100213433B1 KR100213433B1 KR1019960029609A KR19960029609A KR100213433B1 KR 100213433 B1 KR100213433 B1 KR 100213433B1 KR 1019960029609 A KR1019960029609 A KR 1019960029609A KR 19960029609 A KR19960029609 A KR 19960029609A KR 100213433 B1 KR100213433 B1 KR 100213433B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor device
- die attach
- attach pad
- die
- transistor
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
본 발명은 반도체 디바이스에 관한 것으로서, 더 상세하게는 MOSFET(metal oxide semiconductor field effect transistor)와 같은 트랜지스터 반도체 디바이스의 다이(die) 부착 패드의 구조를 변경하여 그 특성을 향상시킨 반도체 디바이스에 관한 것이다, 이를 위한 본 발명은, 반도체 다이와 다이 부착 패드, 히트 싱크와 본딩 와이어 및 소정의 리드(lead)를 포함하는 반도체 디바이스에 있어서, 상기 히트 싱크와의 접합 부위에서의 상기 다이 부착 패드의 측면에 소정의 그루우브(groove)가 형성되어 있고, 상기 다이 부착 패드의 좌우 및 하단부에도 각각 소정의 그루우브가 형성되어 있으며, 상기 다이 부착 패드의 좌우 가장자리부는 스웨지(swage) 처리부가 마련되고, 상기 다이 부착 패드의 상면에는 작게 패인 복수의 딤플(dimple)이 형성되어 있는 것을 특징으로 한다. 이로써, 본 발명의 반도체 디바이스는 트랜지스터 반도체 디바이스의 다이 부착 패드의 형상을 열이 용이하게 방출될 수 있는 구조로 함으로써, 반도체 디바이스의 고신되성 및 고효율성을 달성할 수 있으며, 더욱이 내구성을 향상시킬 수 있는 이점을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device in which a structure of a die attach pad of a transistor semiconductor device such as a metal oxide semiconductor field effect transistor (MOST) is changed to improve its characteristics. To this end, the present invention provides a semiconductor device including a semiconductor die and a die attach pad, a heat sink and a bonding wire, and a predetermined lead, wherein the die attach pad is formed on a side surface of the die attach pad at a junction with the heat sink. Grooves are formed, and predetermined grooves are formed on the left and right sides and the lower ends of the die attach pad, and left and right edge portions of the die attach pad are provided with a swage treatment portion. The upper surface of the pad is characterized in that a plurality of dimples (dimple) formed small. As a result, the semiconductor device of the present invention has a structure in which heat can be easily released from the die attach pad of the transistor semiconductor device, thereby achieving high reliability and high efficiency of the semiconductor device and further improving durability. Provide an advantage.
Description
본 발명은 반도체 디바이스에 관한 것으로서, 더 상세하게는 MOSFET(metal oxide semiconductor field effect transistor)와 같은 트래지스터 반도체 디바이스 다이(die) 부착 패드의 구조를 변경하여 그 특성을 향상시킨 반도체 디바이스에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device in which a structure of a transistor attach pad for attaching a die, such as a metal oxide semiconductor field effect transistor (MOSFET), is modified to improve its characteristics.
일반적으로, MOSFET와 같은 트랜지스터를 포함하는 반도체 디바이스들은 반도체 다이(또는 반도체 칩)와 이 다이를 위한 패키지(또는 하우징)를 포함하는데, 상기 패키지는 다이 부착 패드와 리드부를 구비한다. 이와 같이 다이와 패키지를 포함하는 MOSFET 트랜지스터 반도체 디바이스를 도1에 나타내 보였다. 도1을 참조하면, 이는 미국특허 제4,631,805호에 개시된 트랜지스터로서 전술한 바와 같이 반도체 다이(1)와, 다이 부착 패드(3), 내부 및 외부 게이트 리드(4)(12), 드레인 리드(5)(13), 소오스 리드(6)(14)로 이루어진 3개의 리드와, 봉합체(encapsulant; 7)를 포함한다. 또한 종래 트랜지스터의 다이(1) 상면에는 소정의 회로부(8)와 이 회로부(8)와 상기 리드들을 연결하는 본딩 와이어(2)가 마련되어 있다. 그리고, 도1의 트랜지스터는 다이(1)를 다이 부착 패드(3)에 부착시키는 다이 부착 솔더부(solder portion;9)와 히트 싱크부(11) 및 취부구멍(10)을 포함한다. 여기서, 상기 본딩 와이어(2)는 통상 골드 와이어 또는 알루미늄 와이어가 사용되고, 다이 부착 패드(3)로는 순동 또는 은 도금체, 알루미늄 도금체가 사용되며, 상기 봉합체(7)는 다이(1) 및 내부 리드들(4)(5)(6)을 내·외부의 전자기를 차폐하는 역할을 하는 것(EMC)으로 한다. 그리고, 다이 부착 패드(3)는 기계적인 지지부재 역할과 전기적인 접속부재 역할 및 방열부재로서의 역할도 한다.In general, semiconductor devices including transistors such as MOSFETs include a semiconductor die (or semiconductor chip) and a package (or housing) for the die, which package includes a die attach pad and leads. Thus, a MOSFET transistor semiconductor device including a die and a package is shown in FIG. Referring to FIG. 1, this is a transistor disclosed in U.S. Patent No. 4,631,805, as described above with a semiconductor die 1, a die attach pad 3, internal and external gate leads 4, 12, and a drain lead 5 13, three leads consisting of source leads 6 and 14, and an encapsulant 7. In addition, a predetermined circuit part 8 and a bonding wire 2 connecting the circuit part 8 and the leads are provided on the upper surface of the die 1 of the conventional transistor. 1 includes a die attach solder portion 9 for attaching the die 1 to the die attach pad 3, a heat sink 11, and a mounting hole 10. In the transistor shown in FIG. Here, the bonding wire 2 is usually used a gold wire or an aluminum wire, as the die attach pad 3 is used pure copper or silver plated body, aluminum plated body, the suture 7 is the die 1 and the inside The leads 4, 5, and 6 serve as shielding of electromagnetic waves inside and outside (EMC). The die attach pad 3 also serves as a mechanical support member, an electrical connection member, and a heat dissipation member.
상술한 바와 같이 구성된 MOSFET 트랜지스터는 여러가지 전기적인 특성을 가지고 있는데, 그 중에서도 트랜지스터의 온(ON) 상태에서 드레인과 소오스 단자사이의 저항을 나내는 드레인-소오스 저항(RDS(ON)) 값이 최근에 특히 중요한 의미를 가지게 된다, 이는 트랜지스터가 자동차 전자제어장치와 같은 특수한 환경에서 사용될 때 열을 발생하는 특성을 나타내기 때문이다. 즉, 온 상태에서의 드레인-소오스 저항(이하, RDS(ON)이라 약칭한다) 값이 크면 트랜지스터 동작시 열을 많이 발생하게 되고 이는 높은 효율과 신뢰도가 요구되는 특수한 환경에서의 사용을 어렵게 하기 때문이다. 따라서, 트랜지스터의 높은 효율과 신뢰성 및 내구성을 제공하기 위해서는 RDS(ON) 값을 최대한으로 줄여야 한다.The MOSFET transistors constructed as described above have various electrical characteristics. Among them, the drain-source resistance (RDS (ON)) value representing the resistance between the drain and the source terminal in the ON state of the transistor has recently been increased. This is particularly important because the transistors exhibit heat-generating properties when used in special environments such as automotive electronic controls. In other words, when the drain-source resistance (hereinafter referred to as RDS (ON)) in the on state is large, a large amount of heat is generated during transistor operation, which makes it difficult to use in a special environment requiring high efficiency and reliability. to be. Therefore, the RDS (ON) value should be reduced as much as possible to provide high efficiency, reliability, and durability of the transistor.
현재, 상기의 RDS(ON) 값을 줄이는 방법으로서는 트랜지스터의 패키징(packaging) 단계에서 소오스 단자의 본딩 와이어(2)를 굵은 와이어로 하거나 본딩 와이어의 수를 1개에서 4개 또는 5개까지 늘려주는 방법이 있다.Currently, as a method of reducing the RDS (ON) value, in the packaging stage of the transistor, the bonding wires 2 of the source terminals are made of thick wires or the number of bonding wires is increased from one to four or five. There is a way.
그러나, 상기와 같은 방법에 의하여 RDS(ON) 값을 줄이 때, 드레인 단자의 내부 리드(5)가 다이 부착 패드(3)의 중아에 위치하는 이유로 인해 소오스 내부 리드(6)단자의 크기가 제한될 수밖에 없어 최대로 본딩할 수 있는 와이어(2)의 굵기와 그 수가 제한되고, 이 때문에 패키징 단계에서 본딩 와이어만으로 RDS(ON) 값을 줄이는데 한계가 있는 문제점이 있었다.However, when the value of RDS (ON) is decreased by the above method, the size of the source inner lead 6 terminal is increased due to the reason that the inner lead 5 of the drain terminal is located at the center of the die attach pad 3. Since the thickness and the number of the wires 2 that can be bonded to each other are limited, there is a limit in reducing the RDS (ON) value only by the bonding wires in the packaging step.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 트랜지스터 반도체 디바이스에서 반도체 다이를 솔더링(soldering)에 의해 부착하는 다이 부착 패드(die attach pad)의 구조를 변경하여 트랜지스터 반도체 디바이스의 고신뢰성 및 고효율성을 달성할 수 있도록 하는 반도체 디바이스를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and by changing the structure of a die attach pad attaching a semiconductor die by soldering in a transistor semiconductor device, high reliability and It is an object of the present invention to provide a semiconductor device capable of achieving high efficiency.
본 발명의 또 다른 목적은 반도체 디바이스의 패키징 단계에서 반도체 다이를 변경하지 않고도 낮은 RDS(ON) 값을 제공할 수 있도록 하는 반도체 디바이스를 제공하는데 있다.It is still another object of the present invention to provide a semiconductor device capable of providing a low RDS (ON) value without changing the semiconductor die in the packaging step of the semiconductor device.
제1도는 종래의 트랜지스터 반도체 디바이스를 도시한 구성도.1 is a block diagram showing a conventional transistor semiconductor device.
제2도는 본 발명에 따른 트랜지스터 반도체 디바이스의 리드프레임을 도시한 구성도.2 is a block diagram showing a lead frame of a transistor semiconductor device according to the present invention.
제3도는 제2도의 III-III'선에 따른 단면도.3 is a cross-sectional view taken along the line III-III 'of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
23 : 다이 부착 패드 51 : 측면 그루우브23: die attach pad 51: side groove
61 : 좌측 그루우부 71 : 스웨지(swage)61: left side groove 71: swage
81 : 딤플(dimple)81: dimple
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 디바이스는, 반도체 다이와 다이 부착패드, 히트 싱크와 본딩 와이어 및 소정의 리드(lead)를 포함하는 반도체 디바이스에 있어서, 상기 히트 싱크와의 접합 부위에서의 상기 다이 부착 패드의 측면에 소정의 그루우브(groove)가 형성되어 있고, 상기 다이 부착 패드의 좌우 및 하단부에도 각각 소정의 그루우브가 형성되어 있으며, 상기 다이 부착 패드의 좌우 가장자리부는 스웨지(swage) 처리면이 마련되고, 상기 다이 부착패드의 상면에는 작게 패인 복수의 딤플(dimple)이 형성되어 있는 점에 그 특징이 있다.In order to achieve the above object, a semiconductor device according to the present invention includes a semiconductor die, a die attach pad, a heat sink and a bonding wire, and a predetermined lead, wherein the semiconductor device includes the semiconductor device at the junction portion of the heat sink. A predetermined groove is formed on the side of the die attach pad, and predetermined grooves are formed on the left and right sides and the lower end of the die attach pad, respectively, and the left and right edge portions of the die attach pad are swaged. The treatment surface is provided, and the upper surface of the die attach pad is characterized in that a plurality of small dimples are formed.
본 발명에 있어서, 상기 히트 싱크와의 접합 부위에서의 상기 다이 부착 패드의 측면에 형성된 소정의 그루우브는 이중 그루우브인 점에도 그 특징이 있다.In this invention, the predetermined groove formed in the side surface of the said die attach pad in the junction part with the said heat sink has the characteristics also in that it is a double groove.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 반도체 디바이스의 바람직한 실시예를 상세하게 설명한다.Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 반도체 디바이스는 다이(또는, 반도체 칩)를 부착하는 다이 부착 패드의 구조를 반도체 디바이스가 동작시 열을 효율적으로 방출할 수 있는 구조로 변경함으로써 반도체 디바이스의 신뢰성, 내구성등의 동작 특성, 특히 RDS(ON)값을 효과적으로 낯춘 것으로서, 반도체 다이(미도시)와, 상기 다이를 부착하는 다이 부착 패드(23)와, 히트 싱크(31)와, 게이트리드(24), 드레인 리드(25), 소오스 리드(26)로 이루어진 3개의 리드와, 봉합체(encapsulant; 미도시)를 포함한다. 여기서, 상기 다이 부착 패드(23)는 본 발명의 주요한 특징으로서 상기 히트 싱크(31)와의 접합 부위에서의 그 측면(50)에 소정의 2중 그루브(groove; 51,52)가 형성되어 있고, 그 좌우 및 하단부에도 각각 소정의 그루우브(61)(62)(63)가 형성되어 있으며, 더욱이 그 패드(23)의 좌우 가장자리부에는 스웨지(swage) 처리면(72)이 마련되고, 그 패드(23)의 상면에는 작게 패인 복수의 딤플(dimple; 81)이 형성되어 있다.The semiconductor device of the present invention is characterized by changing the structure of a die attach pad for attaching a die (or a semiconductor chip) to a structure capable of efficiently dissipating heat during operation of the semiconductor device. In particular, the RDS (ON) value is effectively familiar, and includes a semiconductor die (not shown), a die attach pad 23 for attaching the die, a heat sink 31, a gate lead 24, and a drain lead 25. And three leads consisting of source leads 26 and an encapsulant (not shown). Here, the die attach pad 23 is a main feature of the present invention, a predetermined double groove (51, 52) is formed on the side surface 50 at the junction with the heat sink 31, The grooves 61, 62 and 63 are formed at the left and right sides and the lower ends thereof, and swage treatment surfaces 72 are provided at the left and right edges of the pad 23, respectively. A plurality of small dimples 81 are formed on the upper surface of the pad 23.
또한, 본 발명에 따른 트랜지스터 반도체 디바이스는 종래 반도체 디바이스의 구조와 마찬가지로 다이 상면에는 미도시된 소정의 회로부와 이 회로부와 상기 리드들을 연결하는 본딩 와이어가 마련되며, 또한 다이를 다이 부착 패드(23)에 부착시키는 다이 부착 솔더부(solder portion; 미도시)와 취부구멍(30)을 포함한다. 여기서, 상기 본딩 와이어는 통상 골드 와이어 또는 알루미늄 와이어가 사용되고, 다이 부착 패드(23)로는 순동 또는 은 도금체, 알루미늄 도금체가 사용되며, 상기 봉합체는 다이 및 리드들(24)(25)(26)을 내·외부의 전자기로부터 차페하는 역할을 하는 것(EMC)으로 하는데, 상기 다이 부착 패드(23)는 기계적인 지지부재 역활과 전기적인 접속부재 역할 및 방열부재로서의 역할도 한다.In addition, in the transistor semiconductor device according to the present invention, similarly to the structure of a conventional semiconductor device, a predetermined circuit portion and a bonding wire connecting the circuit portion and the leads are provided on the upper surface of the die, and the die attach pad 23 is provided. A die attach solder portion (not shown) and a mounting hole 30 attached thereto. Here, the bonding wire is typically used a gold wire or aluminum wire, the copper die or silver plated body, aluminum plated body is used as the die attach pad 23, the seal is a die and leads 24, 25, 26 ) To shield the internal and external electromagnetic waves (EMC), and the die attach pad 23 also serves as a mechanical support member, an electrical connection member, and a heat dissipation member.
상술한 바와 같이 구성된 본 발명에 따른 반도체 디바이스의 작용을 제2도 내지 제3도를 참조하면서 설명하면 다음과 같다.The operation of the semiconductor device according to the present invention configured as described above will be described with reference to FIGS. 2 to 3 as follows.
제2도 내지 제3도을 참조하면, 본 발명에 따른 반도체 디바이스에 있어서, 다이 부착 패드(23)의 형상이 열을 용이하게 방출할 수 있는 구조, 즉 여러 형태의 그루우브(51)(52)(61..63)와 스웨지 처리부(71)(72) 및 복수개의 딤플(81)을 갖는 구조로 되어 있어 트랜지스터 반도체 디바이스의 동작시 발생하는 열을 용이하게 방출할 수 있게 된다. 상기와 같이 되는 이유는 당업자에게 자명한 것으로서, 여러 형태의 그루우브와 스웨지 처리부 및 복수개의 딤플이 다이 부착 패드(23)의 열 방출면적을 크게 하기 때문이다. 따라서, 상기와 같은 이유로 인해, 트랜지스터 반도체 디바이스의 동작이 발생하는 열은 효과적으로 방출될 수 있으며, 이는 결국 트랜지스터 온 동작의 특성값 RDS(ON)을 상당히 저감시킨다.2 to 3, in the semiconductor device according to the present invention, the shape of the die attach pad 23 can easily release heat, that is, the grooves 51 and 52 of various forms. (61..63), a swage processing unit (71) 72, and a plurality of dimples (81) make it possible to easily dissipate heat generated during operation of the transistor semiconductor device. The reason for this is apparent to those skilled in the art because various types of grooves, swaging treatment units, and a plurality of dimples increase the heat dissipation area of the die attach pad 23. Therefore, for the above reason, the heat generated by the operation of the transistor semiconductor device can be effectively released, which in turn significantly reduces the characteristic value RDS (ON) of the transistor on operation.
지금까지 본 발명의 반도체 디바이스를 MOSFET 트랜지스터를 예로 하여 설명하였지만, 본 발명은 MOSFET 트랜지스터에 한정하지 않으며, 상기 트랜지스터와 균등한 구조 및 구성을 갖는 모든 반도체 디바이스에 용이하게 적용될 수 있다는 것은 당업자에게 자명할 것이다.Although the semiconductor device of the present invention has been described using MOSFET transistors as an example, it will be apparent to those skilled in the art that the present invention is not limited to MOSFET transistors, and can be easily applied to any semiconductor device having a structure and configuration equivalent to that of the transistor. will be.
상술한 바와 같이 본 발명에 따른 반도체 디바이스는 트랜지스터의 다이부착 패드의 형상을 열이 용이하게 방출될 수 있는 구조로 함으로써, 반도체 디바이스의 고신뢰성 및 고효율성을 달성할 수 있으며, 더욱이 내구성을 향상 시킬 수 있는 이점을 제공한다.As described above, the semiconductor device according to the present invention has a structure in which heat can be easily released from the die attach pad of the transistor, thereby achieving high reliability and high efficiency of the semiconductor device and further improving durability. That provides the benefits.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029609A KR100213433B1 (en) | 1996-07-22 | 1996-07-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029609A KR100213433B1 (en) | 1996-07-22 | 1996-07-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012387A KR980012387A (en) | 1998-04-30 |
| KR100213433B1 true KR100213433B1 (en) | 1999-08-02 |
Family
ID=19467027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029609A KR100213433B1 (en) | 1996-07-22 | 1996-07-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100213433B1 (en) |
-
1996
- 1996-07-22 KR KR1019960029609A patent/KR100213433B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012387A (en) | 1998-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101100838B1 (en) | Semiconductor device | |
| US7511361B2 (en) | DFN semiconductor package having reduced electrical resistance | |
| US5594234A (en) | Downset exposed die mount pad leadframe and package | |
| JP2000058735A (en) | Lead frame, semiconductor device, and manufacture thereof | |
| US5532905A (en) | Thermally enhanced leadframe for packages that utilize a large number of leads | |
| US5519576A (en) | Thermally enhanced leadframe | |
| JP2001068498A (en) | Semiconductor device | |
| US7566967B2 (en) | Semiconductor package structure for vertical mount and method | |
| KR960039449A (en) | Semiconductor Package, Leadframe and Manufacturing Method | |
| KR100213433B1 (en) | Semiconductor device | |
| JPS6297358A (en) | Resin sealed type semiconductor integrated circuit device | |
| US20060145312A1 (en) | Dual flat non-leaded semiconductor package | |
| KR100212706B1 (en) | Semiconductor device | |
| JPH0661408A (en) | Surface mount type semiconductor device | |
| JP2690248B2 (en) | Surface mount type semiconductor device | |
| JPS6329413B2 (en) | ||
| JP7154202B2 (en) | Non-isolated power module | |
| JP5145596B2 (en) | Semiconductor device | |
| JP3473525B2 (en) | Quad flat package | |
| KR100325669B1 (en) | Semiconductor package | |
| KR101016715B1 (en) | Semiconductor device | |
| KR0119755Y1 (en) | Semiconductor package | |
| JPH04364767A (en) | Resin-sealed semiconductor device | |
| JPS61148844A (en) | Resin sealed type semiconductor device | |
| KR19990009440A (en) | Structure of lead frame |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070418 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |