KR100211420B1 - 프로그램이 가능한 반도체 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 프로그램이 가능한(programmable) 반도체 장치 및 그의 제조 방법에 관한 것으로서, 알루미늄 재질의 1층 금속 배선과 2층 금속 배선 사이의 절연막 소정의 부위에 창을 형성하고, 창으로 노출된 1층 금속 배선을 산화시켜 박막의 알루미늄 산화막을 형성하여 퓨즈로 활용하는 프로그램이 가능한 반도체 장치 및 그의 제조 방법을 제공한다.
특히, 알루미늄 산화막은 약 70 ∼ 100 ℃ 온도의 초순수에 창이 형성된 반도체 기판을 담구어 상기 창에 노출된 1층 금속 배선을 산화시켜 형성되거나, 산소를 포함하는 플라즈마 분위기에서 형성한다.
그리고, 본 발명에 따른 반도체 장치 및 그의 제조 방법에 따르면, 산화막 형성에 따른 장비의 추가가 필요없고 공정 시간이 단축되어 생산성을 향상 및 원가 절감의 이점(利點)이 있다.
Description
본 발명은 프로그램이 가능한(programmable) 반도체 장치 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 소자들이 형성되어 있는 반도체 기판에 알루미늄 재질의 다층의 금속 배선층들과 다층의 금속 배선층들 사이에 퓨즈(fuse)로 활용할 수 있는 알루미늄 산화막이 형성된 프로그램 할 수 있는 반도체 장치 및 그 제조하는 방법을 제공하는 것에 관한 것이다.
일반적인 주문형 반도체 소자의 제조 방법에서는 웨이퍼(wafer) 상에 형성되어 있는 반도체 칩(chip) 상면 소정의 영역에 각 소자들 또는 게이트(gate)까지 형성된 웨이퍼를 준비한 다음, 사용자가 원하는 기능을 갖도록 금속 배선 공정만 진행하여 사용자에게 공급한다.
이와 같은 방법은 주문자가 원하는 기능을 갖는 반도체 칩을 처음부터 제작하는 것보다 신속하게 주문자에게 공급할 수 있는 장점이 있다.
그러나, 수요자가 원하는 제품을 얻기까지에는 최소한 설계, 마스크 제작, 제조, 조립 공정의 단계를 거처야 하므로 소요되는 시간을 줄이는데 한계가 있다. 이와 같은 한계를 극복하기 위하여 고안된 방법이 필드 프로그램머블 게이트 어레이(field programmable gate array ; FPGA)라고 하며, 즉 조립이 완료된 제품을 사용자가 원하는 기능을 갖도록 직접 프로그램 하여 사용하므로 원하는 제품을 얻기까지의 시간이 거의 소요되지 않는다.
상기와 같은 칩을 제작하기 위해서는 사용자가 프로그램 할 수 있도록 퓨즈가 삽입된 특별한 공정을 실시하여야 한다.
이하, 도면을 참조하여 종래 기술에 관하여 설명한다.
도 1은 종래 기술에 의한 퓨즈가 박막의 산화막으로 형성되어 있는 모양을 나타내는 개략 단면도이다.
도 2는 종래 기술에 의한 퓨즈가 비정질 실리콘으로 형성되어 있는 모양을 나타내는 개략 단면도이다.
도 1과 도 2는 프로그램이 가능한 반도체 장치의 퓨즈 부분만을 간략하게 도시하고 있으며, 반도체 기판에 형성되어 있는 소자, 패시배이션층 및 본딩 패드 등의 부분은 생략하고 간단하게 나타내었다.
먼저, 도 1은 도핑 영역(20)이 반도체 기판(10) 소정의 영역에 형성되어 있고, 절연막(30)이 반도체 기판(10) 상면에 형성되어 있고, 창이 절연막(30)에 형성되어 도핑 영역(20)을 노출 시키고 있고, 산화막(40)이 상기 창으로 노출된 도핑 영역(20)에 박막으로 형성되어 있고, 금속 배선(50)이 상기 산화막(40)과 절연막(30) 상부면에 형성되어 있는 모양을 나타내고 있다.
이와 같은 구조는 박막으로 형성된 산화막(40)이 퓨즈 역할을 하며, 프로그램 입력은 상기 금속 배선(50)에 고전압을 인가하면 박막으로 형성된 산화막(40)이 파괴되어 금속 배선(50)과 도핑 영역(20)의 접촉 저항을 낮게 만드는 방법으로 프로그램 한다.
상기 고전압은 통상적으로 약 7∼15 V(volt) 정도의 전압을 의미한다.
상기 퓨즈로 사용되는 산화막(40)은 두께가 약 100Å 정도의 박막으로 형성되며, 이 산화막(40)은 일반적으로 도핑 영역(20)을 열 산화(thermal oxidation)하는 방법에 의해 형성된 실리콘 산화막이다.
그러나, 이와 같이 박막의 산화막을 형성하기 위하여 고온(高溫) 공정인 열 산화 공정을 진행하면 반도체 기판 소정의 영역에 형성되어 있는 트랜지스터(transistor) 등 소자의 전기적 특성이 변할 수 있다.
또한, 상기 산화막은 실리콘 산화막으로 도핑 영역(20)과 금속 배선(50)의 접촉 지점에서 형성되어 프로그램 하므로 최근의 금속 회로 패턴의 다층 배선에의 활용도가 떨어지는 단점이 있다.
도 2는 종래 기술에 의한 퓨즈가 비정질 실리콘으로 형성되어 있는 모양을 나타낸다. 도 2를 참조하면, 소정의 영역에 소자들(도시 안됨)이 형성되어 있는 반도체 기판(10)에 절연막(30)이 형성되어 있고, 1층 금속 배선(60)이 상기 절연막(30) 상부면에 형성되어 있고, 창이 형성된 절연막(35)이 1층 금속 배선(60) 상면에 형성되어 있고, 그 창에는 텅스텐 플러그(tungsten plug)(75)가 채워져 있고, 비정질 실리콘 층(45)이 상기 창에 채워져 있는 텅스텐 플러그(75) 상부면에 박막으로 형성되어 있고, 2층 금속 배선(70)이 상기 비정질 실리콘 층(45)과 절연막(35) 상부면에 형성되어 있는 모양을 나타내고 있다.
이와 같은 구조에서는 약 1,000Å 정도의 두께로 형성되어 있는 비정질 실리콘 층(45)이 프로그램할 수 있는 퓨즈 역할을 한다. 즉, 상기 1층 금속 배선(60)과 2층 금속 배선(70)의 전기적 연결은 1층 금속 배선(60)과 2층 금속 배선(70) 사이에 고전압을 인가하여 박막으로 형성되어 있는 비정질 실리콘 층(45)을 파괴하여 텅스텐 플러그(75)로 전기적 연결된다.
이와 같이 프로그램이 가능한 반도체 소자는 다층 금속 배선의 활용 측면에서는 유리하다. 그러나, 상기 비정질 실리콘 층(45)을 형성하기 위해서는 비정질 실리콘을 디포지션(deposition)하는 공정 및 사진/식각(photo/etching) 공정을 진행해야 하고, 이를 위해서는 장비의 추가 및 공정 시간의 연장 등의 단점이 있다.
또한, 텅스텐 플러그가 상기 절연막의 창에 매몰되는 금속 공정이 추가되는 단점들이 있다.
본 발명의 목적은 상기 전술한 프로그램이 가능한 반도체 장치의 퓨즈를 형성하는 방법에서 발생하는 장비의 추가와 공정 시간의 연장 등의 단점을 극복하기 위한 다층 금속 배선 구조를 갖는 프로그램이 가능한 반도체 장치 및 방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 퓨즈가 박막의 산화막으로 형성되어 있는 모양을 나타내는 개략 단면도.
도 2는 종래 기술에 의한 퓨즈가 비정질 실리콘으로 형성되어 있는 모양을 나타내는 개략 단면도.
도 3 내지 도 5는 본 발명에 의한 알루미늄 산화막을 이용하여 퓨즈를 형성하는 공정을 나타내는 단면도.
도 6은 본 발명에 의한 알루미늄 산화막이 파괴되어 프로그램되는 모양을 나타내는 단면도.
* 도면의 주요부호에 대한 설명
10,110 : 기판 20 : 도핑 영역
30,130 : 하층 절연막 35,135 : 상층 절연막
40 : 산화막 45 : 비정질 실리콘 층
50 : 금속 배선 60,160 : 1층 금속 배선
70,170 : 2층 금속 배선 75 : 텅스텐 플러그
165 : 알루미늄 산화막 180 : 접촉 창(window)
상기 목적을 달성하기 위하여 소정의 영역에 소자들이 형성되어 있는 반도체 기판; 상기 반도체 기판 상면에 하층 절연막이 형성되어 있고 상기 소자들을 전기적으로 연결하기 위하여 상기 하층 절연막 상부면에 형성된 알루미늄 재질의 1층 금속 배선; 상기 1층 금속 배선 상면에 적층되어 있고, 그 1층 금속 배선 일부분을 노출 시키기 위한 창이 형성된 절연막; 상기 창에 노출된 1층 금속 배선을 산화시켜 상기 창 안에 소정의 두께로 형성된 알루미늄 산화막; 및 상기 창을 포함한 상기 상부 절연막 및 상기 금속 배선에 형성된 산화막 상부에 적층된 알루미늄 재질의 2층 금속 배선;을 포함하며, 상기 알루미늄 산화막을 상기 1층 금속 배선과 2층 금속 배선을 전기적으로 연결하기 위한 퓨즈로 활용하는 것을 특징으로 하는 프로그램이 가능한 반도체 장치를 제공한다.
그리고, 상기 다른 목적을 달성하기 위하여 소정의 영역에 소자들이 형성되어 있고, 상면에 하층 절연막이 형성되어 있으며 그 하층 절연막 상부에 알루미늄 재질의 1층 금속 배선이 적층되어 있는 반도체 기판을 준비하는 단계; 상기 1층 금속 배선 상부면에 상층 절연막을 적층하고 사진 공정과 식각 공정을 진행하여 상기 상층 절연막 소정의 영역에 상기 1층 금속 배선이 노출될 수 있는 창을 형성하는 단계; 상기 창으로 노출된 1층 금속 배선을 산화시켜 알루미늄 산화막을 형성하는 단계; 및 상기 알루미늄 산화막이 형성된 반도체 기판 상면에 알루미늄 재질의 2층 금속 배선을 적층하는 단계;를 포함하며, 상기 알루미늄 산화막을 상기 1층 금속 배선과 2층 금속 배선을 전기적으로 연결하기 위한 퓨즈로 활용하는 것을 특징으로 하는 프로그램이 가능한 반도체 장치의 제조 방법을 제공한다.
먼저, 도면을 참조하여 본 발명에 의한 프로그램이 가능한 반도체 장치를 제조하는 방법을 설명 한다.
도 3 내지 도 6은 본 발명에 의한 알루미늄 산화막을 이용하여 퓨즈를 형성하는 공정을 나타내는 단면도이다.
도 3은 반도체 기판(110) 소정의 영역에 소자들(도시 안됨)이 형성되어 있고, 그 반도체 기판(110) 상면에 하층 절연막(130)이 형성되어 있으며 그 하층 절연막(130) 상부에 1층 금속 배선(160)이 적층되어 있고, 창(180)이 형성된 상부 절연막(135)이 1층 금속 배선(160) 상부에 적층되어 있는 반도체 기판을 나타내고 있다.
상기 1층 금속 배선(160)은 통상의 금속 공정을 진행하는 방법으로 알루미늄(Al)을 주재료로 하는 배선층으로 형성하며, 또한 티타늄(Ti)/질화 티타늄(TiN)과 유사한 베리어(barrier) 금속을 적용할 수 있고 질화 티타늄의 캡핑 레이어(capping layer)를 이용할 수 있다.
그리고, 상기 상부 절연막(135)은 이산화 실리콘(SiO2) 또는 질화막(Si3N4) 등의 전기 절연성을 갖는 막을 통상의 기술로 적층하고, 창(180)의 형성은 일반적으로 반도체 공정에 사용되고 있는 공지 기술인 사진(photo) 공정 및 식각(etching) 등을 이용하여 형성한다.
도 4는 창으로 노출된 1층 금속 배선(160)이 산화되어 산화막(165)이 형성되어 있는 것을 나타내고 있다. 이는 1층 금속 배선(160)이 알루미늄 재질로 형성되어 있고, 그 산화막(165)은 알루미늄 산화막(Al2O3)이다.
이와 같이 알루미늄 산화막을 형성하기 위한 방법으로 약 70 ∼ 100 ℃ 온도의 초순수(D.I. water)에 창이 형성된 반도체 기판(110)을 담그면, 창으로 노출된 알루미늄을 산화 시킬 수 있다. 또한, 산소 플라즈마(plasma)에 창이 형성된 반도체 기판(110)을 노출 시키면 알루미늄이 산화되어 알루미늄 산화막을 형성할 수 있다.
그리고, 상기 알루미늄 산화막(165)은 창에 노출된 1층 금속 배선(160) 상에만 형성되며, 창의 범위를 벗어나지 않도록 1층 금속 배선(160)에서 약 50 ∼ 100Å 정도의 두께가 되도록 형성하여 약 7 ∼ 15 V 정도의 전압에서 파괴되도록 한다.
알루미늄 산화막(165)은 알루미늄이 산소와 접촉하여 서로 화학 반응을 일으켜 알루미늄이 산화되어 생성되며, 생성된 알루미늄 산화막(165)은 알루미늄보다 전기 저항이 높다. 이는 대부분의 금속 물질이 산화되었을 때 나타나는 현상과 동일한 성질이다.
도 5는 상기 알루미늄 산화막(165)을 포함하는 반도체 기판(110) 상부면에 2층 금속 배선(170)이 적층되어 있는 모양을 나타내고 있다.
상기 2층 금속 배선(170)을 적층하는 방법으로는 통상의 금속 적층 방법인 스퍼터링(sputtering) 증착공정 또는 일반적인 진공 금속 증착공정 등으로 적층할 수 있으며, 주로 알루미늄 또는 알루미늄 합금 등을 적층한다.
이후의 공정은 반도체 제조 공정에서 사용되고 있는 통상의 방법으로 보호막층의 적층 및 반도체 조립 공정을 진행하여 제품을 완성한다.
도 6은 반도체 기판(110) 소정의 영역에 소자들(도시 안됨)이 형성되어 있고, 그 반도체 기판(110) 상면에 하층 절연막(130)이 형성되어 있고. 1층 금속 배선(160)이 상기 소자들을 전기적으로 연결하기 위하여 하층 절연막(130) 상부면에 적층되어 있고, 그 1층 금속 배선(160) 상면에 적층된 상부 절연막(135)과 그 1층 금속 배선(160)을 노출 시키기 위하여 창이 상부 절연막(135) 소정의 부분에 형성되어 있고, 산화막(165)이 창으로 노출된 1층 금속 배선(160) 상면에 형성되어 있고, 2층 금속 배선(170)이 상부 절연막(135)과 창을 포함한 상부면에 적층되어 있는 구조를 나타내고 있다.
이와 같은 구조를 갖고 있는 반도체 장치는 상기 알루미늄 산화막(도 5의 165)이 퓨즈 역할을 하며, 그 알루미늄 산화막(165)은 전기적 저항이 높아 약 3.5V 전압에서는 전류를 차단하는 역할을 한다.
그리고, 완성된 제품을 프로그램 할 경우에는 종래 기술에 의하여 제조된 제품과 동일한 방법으로 1층 금속 배선(160)과 2층 금속 배선(170)에 약 7 ∼ 15 V의 고전압을 인가하여 알루미늄 산화막(165)을 파괴한다. 도면부호 167은 알루미늄 산화막의 파괴된 지점을 가리킨다.
알루미늄 산화막(165)이 파괴되면 저항이 낮아지므로 1층 금속 배선과 2층 금속 배선을 전기적으로 연결하여 원하는 회로를 만들 수 있다.
따라서, 본 발명에 의한 프로그램이 가능한 반도체 장치는 상부 알루미늄 배선층과 하부 알루미늄 배선층의 절연막 소정의 부위에 창을 형성하고, 창으로 노출된 하부 알루미늄 배선층을 산화시켜 박막의 알루미늄 산화막을 형성하여 퓨즈를 형성할 수 있어 다층 배선을 적용할 수 있는 장점이 있다.
또한, 종래 기술에 의한 텅스텐 증착 및 식각 등의 공정을 추가하지 않고도 알루미늄을 산화시키는 단순한 방법으로 프로그램이 가능한 반도체 장치를 제조할 수 있어 장비의 추가가 필요없고 공정 시간이 단축되어 생산성의 향상 및 원가 절감의 이점(利點)이 있다.
Claims (6)
- 소정의 영역에 소자들이 형성되어 있는 반도체 기판;상기 반도체 기판 상면에 하층 절연막이 형성되어 있고 상기 소자들을 전기적으로 연결하기 위하여 상기 하층 절연막 상부면에 형성된 알루미늄 재질의 1층 금속 배선;상기 1층 금속 배선 상면에 적층되어 있고, 그 1층 금속 배선 일부분을 노출 시키기 위한 창이 형성된 절연막;상기 창에 노출된 1층 금속 배선을 산화시켜 상기 창 안에 소정의 두께로 형성된 알루미늄 산화막; 및상기 창을 포함한 상기 상부 절연막 및 상기 금속 배선에 형성된 산화막 상부에 적층된 알루미늄 재질의 2층 금속 배선;을 포함하며,상기 알루미늄 산화막을 상기 1층 금속 배선과 2층 금속 배선을 전기적으로 연결하기 위한 퓨즈로 활용하는 것을 특징으로 하는 프로그램이 가능한 반도체 장치.
- 제 1항에 있어서, 상기 알루미늄 산화막은 약 70 ∼ 100 ℃ 온도의 초순수에 상기 창이 형성된 반도체 기판을 담구어 상기 창에 노출된 1층 금속 배선을 산화시켜 형성되거나, 산소를 포함하는 플라즈마 분위기에서 형성되는 것을 특징으로 하는 프로그램이 가능한 반도체 장치.
- 제 1항에 있어서, 상기 알라미늄 산화막이 약 50 ∼ 100 Å 두께로 형성되는 것을 특징으로 하는 프로그램이 가능한 반도체 장치.
- 소정의 영역에 소자들이 형성되어 있고, 상면에 하층 절연막이 형성되어 있으며 그 하층 절연막 상부에 알루미늄 재질의 1층 금속 배선이 적층되어 있는 반도체 기판을 준비하는 단계;상기 1층 금속 배선 상부면에 상층 절연막을 적층하고 사진 공정과 식각 공정을 진행하여 상기 상층 절연막 소정의 영역에 상기 1층 금속 배선이 노출될 수 있는 창을 형성하는 단계;상기 창으로 노출된 1층 금속 배선을 산화시켜 알루미늄 산화막을 형성하는 단계; 및상기 알루미늄 산화막이 형성된 반도체 기판 상면에 알루미늄 재질의 2층 금속 배선을 적층하는 단계;를 포함하며,상기 알루미늄 산화막을 상기 1층 금속 배선과 2층 금속 배선을 전기적으로 연결하기 위한 퓨즈로 활용하는 것을 특징으로 하는 프로그램이 가능한 반도체 장치의 제조 방법.
- 제 4항에 있어서, 상기 알루미늄 산화막은 약 70 ∼ 100 ℃ 온도의 초순수에 상기 창이 형성된 반도체 기판을 담구어 상기 창에 노출된 1층 금속 배선을 산화시켜 형성되는 것을 특징으로 하는 프로그램이 가능한 반도체 장치의 제조 방법.
- 제 4항에 있어서, 상기 알루미늄 산화막을 형성하는 방법이 산소를 포함하는 플라즈마 분위기에서 이루어지는 것을 특징으로 하는 프로그램이 가능한 반도체 장치의 제조 방법.
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-
1996
- 1996-10-10 KR KR1019960045113A patent/KR100211420B1/ko not_active IP Right Cessation
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| JPH05190677A (ja) * | 1992-01-10 | 1993-07-30 | Fujitsu Ltd | 半導体装置の製造方法 |
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