KR100208227B1 - Time slot switch between processor and device - Google Patents
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Abstract
본 발명은 프로세서(P1,P2)와 디바이스(D1-D16)들간에 이중화로 연결된 타임 슬롯 스위치에 관한 것으로서, 프레임 동기 신호(FS) 및 클럭 신호(CLK)를 출력하는 클럭 및 동기 발생부(1)와; 액티브 신호(ACT)에 따라 구동하여 수신 데이터(RXD) 및 알람 신호를 상기 프레임 동기 신호(FS) 및 클럭(CLK)에 동기되어 상기 프로세서(P1,P2)에 인가하며, 상기 프로세서(P1,P2)로부터 인가되는 데이터(TXD)를 수신하여 프레임 동기 신호(FS) 및 클럭(CLK)와 함께 출력하며, 소정의 선택 신호를 출력는 인터페이스부(2)와; 인터페이스부(2)의 데이터(TXD)를 프레임 동기 신호(FS) 및 클럭(CLK)에 동기되어 디바이스(D1-D16)에 분배하는 분배부(3)와; 디바이스(D1-D16)들로부터의 데이터(RXD)를 취합하여 상기 인터페이스부(2)에 인가하는 정합부(4)와; 디바이스(D1-D16)들로부터의 알람 신호 및 이중화용 상대 타임 슬롯 스위치에 인가되는 상기 알람 신호들을 상기 선택 신호에 따라 상기 인터페이스부(2)에 인가하는 알람 취합부(5)와; 클럭 및 동기 발생부(1)와 전원 공급 상태의 정상 여부를 체킹하는 작동 고장 신호 및 전원 고장 신호를 출력하는 상태 검사부(7)와; 작동 고장 신호 및 전원 고장 신호 및 이중화용 상태 타임 슬롯 스위치로부터 액티브 신호의 인가여부에 따라 상기 액티브 신호(ACT)를 선택적으로 출력하는 이중화 제어부(8)를 포함한다.The present invention relates to a time slot switch redundantly connected between the processors (P1, P2) and the devices (D1-D16), the clock and the synchronization generating unit (1) for outputting the frame synchronization signal (FS) and the clock signal (CLK) )Wow; In response to the active signal ACT, the received data RXD and the alarm signal are applied to the processors P1 and P2 in synchronization with the frame synchronizing signal FS and the clock CLK, and the processors P1 and P2. An interface unit 2 which receives the data TXD from < RTI ID = 0.0 >) and outputs together with the frame synchronizing signal FS and the clock CLK, and outputs a predetermined selection signal; A distribution unit 3 for distributing data TXD of the interface unit 2 to the devices D1-D16 in synchronization with the frame synchronizing signal FS and the clock CLK; A matching unit 4 for collecting data RXD from the devices D1-D16 and applying it to the interface unit 2; An alarm collecting unit (5) for applying the alarm signals from the devices (D1-D16) and the alarm signals applied to the redundant relative time slot switch to the interface unit (2) according to the selection signal; A state check unit 7 for outputting an operation failure signal and a power failure signal for checking whether the clock and synchronization generator 1 and the power supply state are normal; And a redundancy control unit 8 for selectively outputting the active signal ACT according to whether an active signal is applied from an operation failure signal, a power failure signal, and a redundancy state time slot switch.
즉, 본 발명의 타임 슬롯 스위치는 상술한 바와 같이 프로세서(P1,P2)로부터 인가되는 데이터(TXD)를 분배부(3)를 통하여 디바이스(D1-D16)에 선택적으로 분배하는 한편, 디바이스(D1-D16)들로부터 인가되는 데이터(RXD) 및 알람 신호들을 프로세서에 선택적으로 인가할 수 있다는 효과가 있다.That is, the time slot switch of the present invention selectively distributes the data TXD applied from the processors P1 and P2 to the devices D1-D16 through the distribution unit 3 as described above, and the device D1. Data RXD and alarm signals applied from -D16 may be selectively applied to the processor.
Description
제1도는 본 발명에 따른 타임 슬롯 스위치가 프로세서 및 디바이스들 사이에 구성되는 상태를 도시한 블록도.1 is a block diagram illustrating a state in which a time slot switch according to the present invention is configured between a processor and devices.
제2도는 본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 블록도.2 is a block diagram of a time slot switch between a processor and a device in accordance with the present invention.
제3도는 본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치에서 액티브/스탠 바이 상태의 설정 과정을 도시한 도면.3 is a diagram illustrating a process of setting an active / standby state in a time slot switch between a processor and a device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 클럭 및 동기 발생부 2 : 인터페이스부1: Clock and synchronization generator 2: Interface unit
3 : 분배부 4 : 정합부3: distribution unit 4: matching unit
5 : 알람 취합부 6 : 전원 공급부5: alarm collecting unit 6: power supply unit
7 : 상태 검사부 8 : 이중화 제어부7: state inspection unit 8: redundancy control unit
본 발명은 전전자 교환기에 관한 것으로서, 더욱 상세하게는 전전자 교환기에 구성되는 프로세서와 텔레포니 디바이스(Telephony Device)간의 데이터 통신을 중재하는 프로세서와 디바이스간의 타임 슬롯 스위치에 관한 것이다.The present invention relates to an electronic switch, and more particularly, to a time slot switch between a processor and a device for mediating data communication between a processor and a telephony device configured in the electronic switch.
전전자 교환기는 일반적으로 두 개의 프로세서 레벨 즉 상위 레벨인 T그룹 프로세서와 하위 레벨 프로세서인 B/D 그룹 프로세서로 구성된다. T그룹 프로세서들은 T버스를 공유하게 구성되고 이들 간에는 상호 평형 관계를 형성하며 B/D 버스를 공유하는 B프로세서 및 D프로세서와는 수직 관계를 형성하도록 되어 있다.An electronic switchboard is generally composed of two processor levels, a high level T group processor and a low level processor, a B / D group processor. T-group processors are configured to share the T-buses, form a balance between them, and form a vertical relationship with the B-processors and D-processors that share the B / D bus.
하위 레벨인 B프로세서는 가입자 회로, 트렁크 회로 및 각종 신호 장치를 포함하는 텔레포니(Telephony) 장치를 직접 제어하며, D프로세서는 마그네틱 테이프 드라이버, 디스크 드라이버 및 CRT등의 유지 보수용 시스템 주변 장치를 제어하고 모분구간의 통신 및 경보 기능도 제어하게 구성되어 있다.The lower level B processor directly controls the Telephony device including subscriber circuits, trunk circuits and various signaling devices, while the D processor controls the system peripherals for maintenance such as magnetic tape drivers, disk drivers and CRTs. It is also configured to control the communication and alarm functions of the division section.
상위 레벨 T프로세서는 하위 레벨인 B프로세서 및 D프로세서로부터 발생된 각종 신호를 기준으로 기능적으로 분산된 전 T프로세서 유니트에서 각각 전반적인 호처리 기능과 시스템의 MA 기능을 수행하며 그 결과를 다시 B프로세서 및 D프로세서로 전송하므로써 전체기능 교환이 이루어진다.The upper level T processor performs the overall call processing function and the MA function of the system in all functionally distributed T processor units based on various signals generated from the lower level B processor and the D processor. By transferring to the D processor, a full function exchange is achieved.
이와 같이 전전자 교환기에서는 다수개의 프로세서들을 구비하고 있으며, 특히 하위 프로세서 즉, B프로세서 및 D프로세서들은 상술한 바와 같이 각종 디바이스들에/로부터 정보의 송수신이 요하게 된다. 이러한 하위 프로세서와 디바이스들간의 정보 교환은 통상 버스를 사용하여 구현되었으나, 버스를 이용하는 종래의 방법은 디바이스를 지정하는 어드레스 등을 사용하여야 하는 바 하나의 프로세서에 연결되는 디바이스가 한정된다는 문제가 있었다.As such, the electronic switching system includes a plurality of processors. In particular, the lower processors, that is, the B processors and the D processors, need to transmit and receive information to and from various devices as described above. The exchange of information between the lower processor and the devices is usually implemented using a bus, but the conventional method using the bus has a problem in that a device connected to one processor is limited because an address for designating a device and the like are used.
한편, 버스를 이용하는 종래의 문제를 해결하기 위하여 본 출원인은 타임 슬롯 스위치를 이용하는 전전자 교환기의 프로세서와 디바이스간 통신 장치(출원 번호 제 호)를 출원한 바 있다. 이 출원에서 본원 출원자는 타임 슬롯 방식을 채용하여 디바이스와 프로세서간의 통신 방법을 제안하였으나, 그 구체적인 하드웨어의 구성법은 제안하지 않았다.Meanwhile, in order to solve the conventional problem of using a bus, the present applicant has filed a communication device (application number No.) between a processor and a device of an electronic switching system using a time slot switch. In this application, the present applicant has proposed a communication method between a device and a processor by adopting a time slot method, but did not propose a specific method for configuring the hardware.
따라서, 본발명의 목적은 이러한 타임 슬롯 방식을 이용하여 디바이스와 프로세서간의 통신을 구현한 프로세서와 디바이스간의 타임 슬롯 스위치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a time slot switch between a processor and a device that implements communication between the device and the processor using this time slot scheme.
본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치는, 프로세서와 디바이스들간에 이중화로 연결된 타임 슬롯 스위치에 있어서, 프레임 동기 신호 및 클럭 신호를 출력하는 클럭 및 동기 발생부와; 액티브 신호에 따라 구동하여 수신 데이터 및 알람 신호를 상기 프레임 동기 신호 및 클럭에 동기되어 상기 프로세서에 인가하며, 상기 프로세서로부터 인가되는 데이터를 수신하여 프레임 동기 신호 및 클럭과 함께 출력하며, 소정의 선택 신호를 출력하는 인터페이스부와; 인터페이스부의 데이터를 프레임 동기 신호 및 클럭에 동기되어 디바이스에 분배하는 분배부와; 디바이스들로부터의 데이터를 취합하여 인터페이스부에 인가하는 정합부와; 디바이스들로부터의 알람 신호 및 이중화용 상대 타임 슬롯 스위치에 인가되는 상기 알람 신호들을 상기 선택 신호에 따라 상기 인터페이스부에 인가하는 알람 취합부와; 클럭 및 동기 발생부와 전원 공급 상태의 정상 여부를 체킹하여 작동 고장 신호 및 전원 고장 신호를 출력하는 상태 검사부와; 작동 고장 신호 및 전원 고장 신호 및 이중화용 상태 타임 슬롯 스위치로부터 액티브 신호의 인가여부에 따라 상기 액티브 신호를 선택적으로 출력하는 이중화 제어부를 포함한다.A time slot switch between a processor and a device according to the present invention comprises: a time slot switch redundantly connected between a processor and a device, the time slot switch comprising: a clock and a synchronization generator for outputting a frame synchronization signal and a clock signal; Drives according to an active signal and receives received data and an alarm signal to the processor in synchronization with the frame synchronizing signal and a clock, receives data from the processor and outputs the frame synchronizing signal and a clock together with a predetermined selection signal. An interface unit for outputting the; A distribution unit for distributing data of the interface unit to the device in synchronization with the frame synchronizing signal and a clock; A matching unit for collecting data from the devices and applying the data to the interface unit; An alarm collecting unit for applying the alarm signals from the devices and the alarm signals applied to the redundant relative time slot switch to the interface unit according to the selection signal; A state checker which checks whether the clock and synchronization generator and the power supply state are normal and output an operation failure signal and a power failure signal; And a redundancy control unit for selectively outputting the active signal according to whether an active signal is applied from an operation failure signal, a power failure signal, and a redundancy state time slot switch.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 전전자 교환기에서 타임 슬롯 스위치의 구성 상태의 예를 도시한 블록도로서, 도시된 바와 같이 두 개의 프로세서(P1,P2)들에는 4개의 타임 슬롯 스위치(SA1-SA4),(SB1-SB4)들이 각각 이중화로 연결되어 있으며, 각 타임 슬롯 스위치(SA1-SA4),(SB1-SB4)에는 16개의 디바이스(D1-D16)들이 각기 연결되어 있다. 여기서 타임 슬롯 스위치(SA1-SA4)들은 타임 슬롯 스위치(SB1-SB4)와 동일한 디바이스(D1-D16)들과 연결된다는 것은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알수 있을 것이다.FIG. 1 is a block diagram showing an example of a configuration state of a time slot switch in an electronic switch according to the present invention. As shown, four time slot switches SA1 to SA4 are provided to two processors P1 and P2. , (SB1-SB4) are each connected in redundancy, and 16 devices (D1-D16) are connected to each of the time slot switches SA1-SA4 and SB1-SB4, respectively. Here, it will be readily apparent to those skilled in the art that the time slot switches SA1 to SA4 are connected to the same devices D1 to D16 as the time slot switches SB1 to SB4.
제2도에는 본 발명의 타임 슬롯 스위치의 블록도가 도시되어 있으며, 도시된 바와 같이 본 발명의 타임 슬롯 스위치내에는 도시하지 않은 프로세서와의 동기 등을 위한 클럭 및 동기 발생부(1)를 포함하고 있다. 이 클럭 및 동기 발생부(1)는 소정 주기의 클럭 및 프레임 동기 신호를 발진하여 인터페이스부(2)에 인가한다.FIG. 2 is a block diagram of the time slot switch of the present invention. As shown, the time slot switch of the present invention includes a clock and a synchronization generator 1 for synchronization with a processor (not shown). Doing. The clock and synchronization generator 1 oscillates a clock and frame synchronization signal of a predetermined period and applies it to the interface unit 2.
인터페이스부(2)는 후술하는 이중화 제어부(8)의 액티브 신호에 따라 구동하여 프로세서와 데이터 통신을 위한 인터페이스를 행하는 부분으로서, 프로세서로부터의 전송 데이터(TX)를 수신하여 분배부(3)에 인가하는 한편, 정합부(4)로부터 인가하는 디바이스(D1-D16)들의 수신 데이터(RXD)를 입력하여 프로세서에 제공한다. 즉, 정합부(4)는 디바이스(D1-D16)들로부터 인가되는 데이터들(RXD)을 취합하여 인터페이스부(2)에 인가하는 것이다.The interface unit 2 is a part which drives in accordance with an active signal of the redundant control unit 8 to be described later and performs an interface for data communication with the processor. The interface unit 2 receives the transmission data TX from the processor and applies it to the distribution unit 3. Meanwhile, the reception data RXD of the devices D1-D16 applied from the matching unit 4 is input to the processor. That is, the matching unit 4 collects the data RXD applied from the devices D1-D16 and applies it to the interface unit 2.
한편, 분배부(3)는 인터페이스부(2)로부터 프레임 동기 신호(FS), 클럭(CLK) 및 데이터(TXD)를 수신하게 되며, 분배부(3)는 이 프레임 동기 신호(FS), 클럭(CLK)에 동기되어 데이터(TXD)를 디바이스(D1-D16)에 각각 분배한다.On the other hand, the distribution unit 3 receives the frame synchronization signal FS, the clock CLK and the data TXD from the interface unit 2, and the distribution unit 3 receives the frame synchronization signal FS and the clock. In synchronization with CLK, the data TXD is distributed to the devices D1-D16, respectively.
또한, 인터페이스부(2)는 알람 취합부(5)에 연결되어 있으며, 알람 취합부(5)의 PBA 탈장 알람 신호 및 케이블 탈장 알람 신호를 각각 인가받아 프로세서에 인가하도록 구성되어 있다. 여기서, 알람 취합부(5)는 하나의 디바이스로부터 두 개의 알람 신호 즉, PBA 탈장 알람 신호 및 케이블 탈장 알람 신호(총32개의)를 인가받는 외에 이중화를 위한 상태 타임 슬롯 스위치(예컨데 본 실시예의 타임 슬롯 스위치가 SA1이라면 SB2)에 인가되는 알람 신호(32개의)를 같이 인가받게 되므로 총 64개의 알람 신호를 인가받게 된다.In addition, the interface unit 2 is connected to the alarm collection unit 5, and is configured to receive the PBA hernia alarm signal and the cable hernia alarm signal of the alarm collection unit 5 and apply them to the processor. Here, the alarm collecting unit 5 receives two alarm signals from one device, that is, a PBA hernia alarm signal and a cable hernia alarm signal (32 in total), and a state time slot switch for redundancy (for example, the time of the present embodiment). If the slot switch is SA1, 32 alarm signals applied to SB2 are applied together, and thus 64 alarm signals are applied.
따라서, 인터페이스부(2)는 이들 16개 디바이스 및 이중화용 16개의 디바이스들의 PBA 탈장 알람 신호 및 케이블 탈장 알람 신호를 각각 인가받기 위한 선택 신호를 출력하게 되며, 알람 취합부(5)는 이 선택 신호에 따라 알람 신호들을 선택적으로 출력하게 된다.Accordingly, the interface unit 2 outputs a selection signal for receiving the PBA hernia alarm signal and the cable hernia alarm signal of these 16 devices and the 16 devices for redundancy, respectively, and the alarm collecting unit 5 outputs the selection signal. Alarm signals are selectively output according to the
한편, 본 발명의 타임 슬롯 스위치의 구동에 필요한 전원을 공급하는 전원 공급부(6)는 상태 검사부(7)에 연결되어 있으며, 상태 검사부(7)는 전원 공급부(6)와 클럭 및 동기 발생부(1)의 상태를 검사하여 작동 고장(Function Fail)또는 전원 고장(Power Fail) 신호를 각각 출력하게 된다.On the other hand, the power supply unit 6 for supplying the power required for driving the time slot switch of the present invention is connected to the state inspection unit 7, the state inspection unit 7 is the power supply unit 6 and the clock and synchronization generator ( It checks the status of 1) and outputs a function failure or power failure signal.
여기서, 이중화 제어부(8)는 작동 고장 신호 전원 고장 신호외에 이중화 상대 타임 스위치의 상태(액티브/스탠 바이)에 따라 액티브(ACT)신호를 선택적으로 출력하게 된다. 즉, 예컨데 본 발명의 타임 슬롯 스위치가 제1도의 SA1이라면 이중화 제어부(8)는 다른 이중화용 타임 슬롯 스위치(SB2)의 액티브 상태 여부에 따라 액티브/스탠 바이 상태로 동작하는 것이다. 이러한 액티브/스탠 바이 상태의 설정 과정이 제3도에 도시되어 있다.Here, the redundancy control unit 8 selectively outputs an active (ACT) signal according to the state (active / standby) of the redundant relative time switch in addition to the operation failure signal power failure signal. That is, for example, if the time slot switch of the present invention is SA1 of FIG. 1, the redundancy control unit 8 operates in an active / standby state depending on whether another redundancy time slot switch SB2 is active. This setting of the active / standby state is shown in FIG.
도시된 바와 같이 액티브 상태에서 작동 고장 신호 및 전원 고장 신호가 인가되지 않는 정상 상태에서는 액티브 상태를 계속 유지하나, 작동 고장 신호 또는 전원 고장 신호가 인가되고 상태 타임 슬롯 스위치로부터 액티브 신호(정상 상태라는)가 인가될 때에는 스탠 바이 상태를 유지하게 된다.As shown, the active state remains active in the normal state where the operation failure signal and the power failure signal are not applied, but the operation failure signal or the power failure signal is applied and the active signal (called the normal state) from the state time slot switch is shown. When is applied, the standby state is maintained.
마찬가지로 스탠 바이 상태에서 상대 타임 슬롯 스위치로부터 액티브 신호가 인가되면 스탠 바이 상태를 계속 유지하나 액티브 신호가 인가되지 않으며, 작동 고장 신호 또는 전원 고장 신호의 인가여부를 판단하여 인가되지 않을 때는 액티브 상태를 유지하고, 액티브 신호를 출력하게 되는 것이다.Likewise, if the active signal is applied from the relative time slot switch in the standby state, the standby state is maintained but the active signal is not applied, and it is determined that the operation failure signal or the power failure signal is applied and remains active. Then, the active signal is output.
즉, 본 발명의 타임 슬롯 스위치는 상술한 바와 같이 프로세서(P1,P2)로부터 인가되는 데이터(TXD)를 분배부(3)를 통하여 디바이스(D1-D16)에 선택적으로 분배하는 한편, 디바이스(D1-D16)들로부터 인가되는 데이터(RXD) 및 알람 신호들을 프로세서에 선택적으로 인가할 수 있다는 효과가 있다.That is, the time slot switch of the present invention selectively distributes the data TXD applied from the processors P1 and P2 to the devices D1-D16 through the distribution unit 3 as described above, and the device D1. Data RXD and alarm signals applied from -D16 may be selectively applied to the processor.
Claims (1)
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1996
- 1996-06-26 KR KR1019960024059A patent/KR100208227B1/en not_active IP Right Cessation
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