KR100207858B1 - Self-synchronous signal supplying circuit - Google Patents
Self-synchronous signal supplying circuit Download PDFInfo
- Publication number
- KR100207858B1 KR100207858B1 KR1019960058200A KR19960058200A KR100207858B1 KR 100207858 B1 KR100207858 B1 KR 100207858B1 KR 1019960058200 A KR1019960058200 A KR 1019960058200A KR 19960058200 A KR19960058200 A KR 19960058200A KR 100207858 B1 KR100207858 B1 KR 100207858B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- outputting
- function
- unit
- synchronization
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/005—Interface circuits for subscriber lines
- H04M3/007—Access interface units for simultaneous transmission of speech and data, e.g. digital subscriber line [DSL] access interface units
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M2201/00—Electronic components, circuits, software, systems or apparatus used in telephone systems
- H04M2201/22—Synchronisation circuits
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
본 발명은 교환기 시스템에서 사용되는 시스템 동기 클럭 신호의 타이밍을 안정화시키는 회로에 관한 것으로, 특히 자체적으로 발생되는 주기 신호를 이용하여 시스템 동기 클럭 신호가 일시적으로 불안한 상태가 되어도, 안정된 동기 클럭 신호를 공급하는데 적당하도록 하는 시스템의 안정된 동기 신호 공급 회로에 관한 것으로서, 시스템의 동기 신호를 안정화된 클럭 신호의 상승 에지(Rising Edge)에 의하여 외부 동기 신호를 출력하는 기능의 제1래치부와, 안정화된 클럭 신호와 상기 제1래치부의 외부 동기 신호를 인가 받아 내부 동기 신호를 출력하는 기능의 카운터부와, 상기 카운터부로부터 장애 발생 신호를 인가 받고, 상기 카운터부로부터 자체 동기 신호가 출력되게 하는 기능의 신호를 출력하는 기능의 동기 제어부와, 상기 제1래치부의 외부 동기 신호와, 상기 카운터부의 자체 동기 신호를 인가받고, 상기 동기 제어부의 제어 신호에 의하여, 자체 동기 신호를 출력하는 기능의 동시 선택부로 구성되는 것을 특징으로 하고, 시스템으로부터 공급되는 동기 신호에 장애가 발생하는 경우, 자체적으로 발생한 자체 동기 신호를 출력함으로서, 시스템이 안정적인 동작을 하도록 함으로서, 시스템의 신뢰성을 향상시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for stabilizing the timing of a system synchronous clock signal used in an exchange system. In particular, a periodic signal generated by itself provides a stable synchronous clock signal even when the system synchronous clock signal becomes temporarily unstable. A stable synchronization signal supply circuit of a system, which is suitable for the purpose of the present invention, comprising: a first latch unit having a function of outputting an external synchronization signal by a rising edge of a stabilized clock signal; A counter unit having a function of receiving a signal and an external synchronization signal of the first latch unit and outputting an internal synchronization signal, and a signal having a function of receiving a failure occurrence signal from the counter unit and outputting a self-synchronizing signal from the counter unit A synchronization control unit having a function of outputting an external portion of the first latch unit; And a simultaneous selection unit for receiving a pre-signal and a self-synchronizing signal of the counter unit, and outputting a self-synchronizing signal according to a control signal of the synchronizing control unit, wherein a failure occurs in the synchronizing signal supplied from the system. In this case, by outputting a self-synchronized signal generated by itself, the system can perform a stable operation, thereby improving the reliability of the system.
Description
본 발명은 교환기 시스템에서 사용되는 시스템 동기 클럭 신호의 타이밍을 안정화시키는 회로에 관한 것으로, 특히, 자체적으로 발새되는 주기 신호를 이용하여 시스템 동기클럭 신호가 일시적으로 불안한 상태가 되어도, 안정된 동기 클럭 신호를 공급하는데 적당하도록 하는 동기 신호 공급 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for stabilizing the timing of a system synchronization clock signal used in an exchange system. In particular, the system synchronization clock signal can be stabilized even when the system synchronization clock signal is temporarily unstable using a periodic signal generated by itself. A synchronization signal supply circuit is adapted to supply.
교환기 또는 대용량의 신호 처리 시스템 등에서는 일치된 신호 처리를 위하여 시스템 전체의 기준이 되는 동기 클럭 신호를 생성 및 공급함으로서, 처리 신호간의 충돌이 발생하지 않고, 원할한 신호 처리의 결과를 출력할 수 있게 된다.In exchanges or large-capacity signal processing systems, the system generates and supplies a synchronous clock signal that is a reference for the entire system for matching signal processing so that conflicts between the processing signals do not occur and outputs the result of the desired signal processing. do.
그러나, 이와 같이 시스템의 신호 처리 기능을 결정하는 시스탬 동기 클럭 신호가 외부의 잡음 등 환경적인 요인들에 의하여 일시적으로 불안한 상태가 되는 경우가 있게 된다.However, there are cases where the system synchronization clock signal that determines the signal processing function of the system becomes temporarily unstable due to environmental factors such as external noise.
이하 첨부된 도면을 참조하여, 종래의 기술에 의한 시스템의 동기 클럭 신호 공급회로에 대하여 설명한다.Hereinafter, a synchronous clock signal supply circuit of a system according to the related art will be described with reference to the accompanying drawings.
제1도는 종래의 기술에 의한 동기 신호 공급 회로의 기능 블록도이다.1 is a functional block diagram of a synchronization signal supply circuit according to the prior art.
종래의 기술에 의한 시스템 동기 신호 공급 회로는 시스템으로부터 클럭(Clock) 신호를 인가 받아 안정된 자체 발진의 클럭 신호를 생성하는 PLL부(Phase Locked Loop)(2)와, 상기 PLL부(2)로부터 인가된 클럭 신호를 카운트하여 감시 신호를 출력하는 기능의 카운터(3)와, 시스템으로부터 동기 클럭 신호(SYNC)를 인가 받아 출력하며, 또한, 상기 카운터(3)로부터 감시 신호를 인가 받아 SYNC 신호와 비교함으로서, 시스템으로부터 인가된 동기 신호(SYNC)의 타이밍(Timing)에 장애(Error)가 발생하였음을 감지한 경우 시스템의 기능을 제어하는 상위 시스템 제어부로 장애(Error) 발생을 통보하는 기능의 비교기(4)로 구성된다.The system synchronization signal supply circuit according to the prior art is applied from a PLL section (Phase Locked Loop) 2 that receives a clock signal from the system and generates a stable self-oscillating clock signal, and is applied from the PLL section 2. A counter 3 having a function of counting a clock signal and outputting a monitoring signal, and receiving and outputting a synchronous clock signal SYNC from a system, and receiving a monitoring signal from the counter 3 and comparing it with a SYNC signal. Comparing a function of notifying the occurrence of the error to the upper system control unit that controls the function of the system when detecting that an error occurred in the timing of the synchronization signal (SYNC) applied from the system ( 4) consists of.
이하, 상기와 같은 구성에 의한 종래 기술의 상세한 작용을 첨부된 도면을 참조하여 설명한다.Hereinafter, a detailed operation of the prior art by the above configuration will be described with reference to the accompanying drawings.
상기와 같은 구성의 종래 기술에 있어서, 상기 비교기(4)는 시스템으로부터 동기 클럭 신호(SYNC)를 인가 받아 출력하면서, 동시에, 상기 카운터(3)로부터 인가된 감시 신호와 시스템으로부터 공급된 SYNC 신호를 비교하여, 상기 SYNC 신호의 Timing에 장애가 발생하면, 장애가 발생되었음을 통보하는 신호를 상위의 시스템 제어부에 인가하게 된다.In the prior art having the above-described configuration, the comparator 4 receives and outputs a synchronous clock signal SYNC from the system, and simultaneously outputs the monitoring signal applied from the counter 3 and the SYNC signal supplied from the system. In comparison, when a failure occurs in the timing of the SYNC signal, a signal informing that the failure has occurred is applied to the upper system controller.
이때, 상기 카운터(3)는 상기 PLL(2)이 인가한 안정화된 클럭을 카운트하여 상기 시스템으로부터 동기 클럭 신호(SYNC)와 동일한 주기의 감시 신호를 발생하고, 또한 상기 비교기(4)에 인가한다.At this time, the counter 3 counts the stabilized clock applied by the PLL 2 to generate a monitoring signal having the same period as the synchronous clock signal SYNC from the system, and also applies it to the comparator 4. .
상기에서와 같이 비교기(4)에서, 시스템으로부터 공급되는 SYNC 신호와 카운터로부터 공급되는 감시신호를 비교함으로써, 시스템으로부터 공급되는 SYNC 신호의 Timing에 장애가 있음을 감지하는 경우에도, 상기 비교기(4)는 장애가 발생된 SYNC 신호를 계속 출력할 수 밖에 없엇다.Even when the comparator 4 detects that there is a failure in the timing of the SYNC signal supplied from the system by comparing the SYNC signal supplied from the system with the monitoring signal supplied from the counter as described above, the comparator 4 It was forced to continue to output the failed SYNC signal.
따라서, 상기 비교기(4)로부터 SYNC 신호의 Timing에 장애가 발생하였다는 신호를 인가 받은 상위의 시스템 제어부에의하여 교환기 시스템에 이중화 구성된 SYNC 신호 공급 장치가 제어됨으로서, 장애 없는 Timing의 SYNC 신호를 동기 신호로서, 재 공급하게 될 때까지, 교환기 시스템은 Timing에 장애가 있는 SYNC 신호를 공급받고, Timing에 장애가 있는 동기 신호에 의하여 동작되어야만 하는 문제가 있었다.Therefore, the SYNC signal supply device duplexed in the exchanger system is controlled by the upper system control unit that receives a signal indicating that the timing of the SYNC signal has failed from the comparator 4, so that the timing-free SYNC signal is used as a synchronization signal. The exchange system had to be supplied with a faulty SYNC signal to Timing and operated by a faulty synchronization signal to Timing, until re-supply.
상기와 같은 종래 기술의 문제점을 해결하기 위하여, 본 발명은 카운터부, 선택부, 제어부 등의 구성을 부가하여 안정된 동기 신호를 공급하는 회로를 제공하는 것이 그 목적이다.SUMMARY OF THE INVENTION In order to solve the problems of the prior art as described above, an object of the present invention is to provide a circuit for supplying a stable synchronization signal by adding a configuration of a counter section, a selection section, and a control section.
제1도는 종래의 기술에 의한 동기 신호 공급 회로의 기능 블록도.1 is a functional block diagram of a synchronization signal supply circuit according to the prior art.
제2도는 본 발명에 의한 자체 동기 신호 공급 회로의 기능 블록도.2 is a functional block diagram of a self synchronization signal supply circuit according to the present invention.
제3도는 본 발명에 의한 자체 동기 신호 공급 회로의 카운터부에 대한 상세한 기능 블록도.3 is a detailed functional block diagram of a counter unit of a self-synchronization signal supply circuit according to the present invention.
제4도는 본 발명에 의한 자체 동기 신호 공급 회로의 타이밍도.4 is a timing diagram of a self synchronization signal supply circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
2,12 : PLL 3 : 카운터2,12: PLL 3: Counter
4 : 비교기 13,24,25,29 : 래치부4: Comparator 13,24,25,29: Latch
14 : 동시 선택부 15 : 동기 제어부14 simultaneous selection unit 15 synchronization control unit
21 : 카운터부 22 : 카운터21: counter 22: counter
23,26 : 비교기 28,30 : 앤드 게이트23,26: Comparator 28,30: And Gate
27 : 멀리플렉서27: Far Plexer
상기와 같은 목적을 달성하기 위하여 안출한 본 발명은 시스템으로부터 공급받는 외부 동기 신호의 타이밍(Timing)에 장애가 발생하는 경우, 내부 동기 신호에 의한 자체 동기 신호를 생성하여 출력되게 하여, 시스템의 안정된 동기 신호 공급 회로에 관한 것으로서, 시스템의 동기 신호를 안정화된 클럭 신호의 상승 에지(Rising Edge)에 의하여 외부 동기 신호를 출력하는 기능의 제1래치부와, 안정화된 클럭 신호와 상기 제1래치부의 외부 동기 신호를 인가 받아 내부 동기 신호를 출력하는 기능의 카운터부와, 상기 카운터부로부터 장애 발생 신호를 인가 받고, 상기 카운터로부터 자체 동기 신호가 출력되게 하는 기능의 신호를 출력하는 기능의 동기 제어부와, 상기 제1래치부의 외부 동기 신호와, 상기 카운터부의 자체 동기 신호를 인가 받고, 상기 동기 제어부의 제어 신호에 의하여, 자체 동기 신호를 출력하는 기능의 동기 선택부로 구성되는 것을 특징으로 한다.In order to achieve the above object, the present invention generates a self-synchronizing signal based on an internal synchronizing signal and outputs it when a failure occurs in the timing of an external synchronizing signal supplied from the system. A signal supply circuit, comprising: a first latch unit having a function of outputting an external synchronization signal by a rising edge of a stabilized clock signal, a stabilized clock signal, and an external portion of the first latch unit; A counter unit having a function of receiving a synchronization signal and outputting an internal synchronization signal, a synchronization controller having a function of receiving a failure occurrence signal from the counter unit, and outputting a signal having a function of outputting a self-synchronizing signal from the counter; Receiving the external synchronization signal of the first latch unit and the self-synchronizing signal of the counter unit, By a control signal of the fisherman, and being composed of a sync select the function of outputting a self-synchronizing signal.
이하, 첨부된 도면을 참조하여 본 발명에 의한, 자체 동기 신호 공급 회로를 설명한다.Hereinafter, a self synchronizing signal supply circuit according to the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명에 의한 자체 동기 신호 공급 회로의 기능 블록도이고, 제3도는 본 발명에 의한 자체 동기 신호 공급 회로의 카운터부에 대한 상세한 기능 블록도이고, 제4도는 본 발명에 의한 자체 동기 신호 공급 회로의 타이밍도이다.2 is a functional block diagram of a self-synchronization signal supply circuit according to the present invention, and FIG. 3 is a detailed functional block diagram of a counter part of the self-synchronization signal supply circuit according to the present invention, and FIG. 4 is a self-synchronization diagram according to the present invention. A timing diagram of a signal supply circuit.
본 발명에 의한 자체 동기 신호 공급 회로는 시스템으로부터 시스템 클럭을 인가 받고 안정화된 클럭(CLOCK) 신호를 출력하는 기능의 PLL(Phase Locked Loop)(12)와, 시스템으로부터 인가 받는 동기 신호(SYNC)를 상기 PLL(12)로부터 인가 받는 안정화된 클럭(CLOCK) 신호의 상승 에지(Rising Edge)에 의하여 외부 동기(EXT SYNC) 신호를 출력하는 기능의 제1 래치부(13)와, 상기 PLL(12)로부터 인가 받는 안정화된 클럭(CLOCK) 신호를 계수하는 기능의 카운터(22)와, 상기 카운터(22) 및 후술되는 제1앤드 게이트(30)의 신호에 동기되어 제1펄스 신호를 출력하는 기능의 제1 비교기(23)와, 상기 제1비교기(23)의 제1 펄스 신호를 인가받고 안정화된 클럭 신호에 의하여 한 주기 낮은 제2 펄스 신호를 출력하는 기능의 제2래치부(24)와, 상기 제2래치부(24)의 제2 펄스 신호를 인가 받고 안정화된 클럭 신호에 의하여 한 주기 늦은 내부 동기 신호를 출력하는 기능의 제3 래치부(25)와, 상기 제3 래치부(25)의 내부 동기 신호 및 상기 제1 래치부와 외부 동기 신호를 인가 받아 앤드 연산 처리하여 신호를 출력하는 기능의 제1 앤드 게이트(30)와, 상기 제3 래치부(25)의 내부 동기 신호 및 상기 제1 래치부(13)의 외부 동기 신호를 인가 받아 두 신호가 일치하는 경우 신호가 출력하는 기능의 제2 비교기(26)과, 상기 제2 비교기(26)와 후술하는 제4 래치부(29)의 신호를 앤드 연산 처리하여 신호를 출력하는 기능의 제2 앤드 게이트(28)와, 상기 제2 비교기(26) 및 제2 앤드 게이트(28)로부터 신호를 인가 받아 다중화하고, 상기 제2 비교기(26)의 신호를 클럭으로 하여 신호를 출력하는 기능의 V멀티플렉서(27)와, 상기 멀티플렉서(27)의 신호를 인가 받고 안정화된 클럭(CLOCK) 신호에 의하여 한 주기 늦은 신호를 출력하는 기능의 제4 래치부(29)로 구성되고, 상기 PLL(12)로부터 인가 받는 안정화된 클럭(CLOCK)신호와, 상기 제1 래치부(13)의 외부 동기(EXT SYNC) 신호를 인가 받아 자체 동기 신호 및 장애 발생 신호를 출력하는 기능의 카운터부(21)와, 상기 카운터부(21)로부터 장애 발생 신호를 인가 받아 상기 카운터부(21)가 자체 동기 신호가 출력되게 하는 제어 신호 및 후술하는 동기 선택부(14)에 제어 신호를 출력하는 기능의 동기 제어부(15)와, 상기 제1 래치부(13)의 외부 동기(EXT SYNC) 신호와, 상기 카운터부(21)의 자체 동기 신호를 인가 받고, 상기 동기 제어부(15)의 제어 신호에 의하여, 자체 동기 신호를 출력하는 기능의 동기 선택부(14)로 구성된다.The self-synchronizing signal supply circuit according to the present invention receives a phase locked loop (PLL) 12 having a function of receiving a system clock from a system and outputting a stabilized clock signal, and a synchronization signal SYNC received from the system. A first latch unit 13 having a function of outputting an external sync signal by a rising edge of a stabilized clock signal applied from the PLL 12, and the PLL 12; A counter 22 having a function of counting a stabilized clock signal applied from the controller and a function of outputting a first pulse signal in synchronization with signals of the counter 22 and the first end gate 30 to be described later. A second latch unit 24 having a function of outputting a second pulse signal one cycle lower by a first comparator 23, a first pulse signal of the first comparator 23 and a stabilized clock signal; The clock stabilized by receiving the second pulse signal of the second latch unit 24. A third latch portion 25 having a function of outputting an internal synchronization signal which is one cycle late by a clock signal, an internal synchronization signal of the third latch portion 25, an external synchronization signal of the first latch portion, and an external synchronization signal The first AND gate 30 having a function of outputting a signal by arithmetic processing, the internal synchronization signal of the third latch unit 25, and the external synchronization signal of the first latch unit 13 are applied, and the two signals coincide with each other. And a second AND gate having a function of performing an AND operation on the signals of the second comparator 26 having the function of outputting the signal, and the signals of the second comparator 26 and the fourth latch unit 29 described later to output the signal. (28) and a V multiplexer having a function of multiplexing a signal from the second comparator 26 and the second AND gate 28, and outputting the signal using the signal of the second comparator 26 as a clock ( 27) and a clock (CLOCK) stabilized by receiving the signal of the multiplexer (27) A fourth latch unit 29 having a function of outputting a signal one cycle later by a call, the stabilized clock signal applied from the PLL 12, and the outside of the first latch unit 13 A counter unit 21 having a function of receiving an EXT SYNC signal and outputting a self sync signal and a fault generating signal, and the counter unit 21 receiving a fault generating signal from the counter unit 21 to synchronize itself. A control signal for outputting a signal and a synchronization control unit 15 having a function of outputting a control signal to a synchronization selector 14 to be described later, an external sync signal of the first latch unit 13, and It is comprised by the synchronization selection part 14 of the function which receives the self-synchronization signal of the counter part 21, and outputs a self-synchronization signal by the control signal of the said synchronization control part 15. FIG.
이하, 상기와 같은 구성에 의한 본 발명의 자체 동기 신호 공급 회로를 첨부된 도면을 참조하여 상세한 동작을 설명한다.Hereinafter, a detailed operation of the self sync signal supply circuit of the present invention having the above configuration will be described with reference to the accompanying drawings.
상기, 카운터(21)의 구성인 카운터(22)는 상기 PLL(12)로부터 인가된 안정화된 클럭(CLOCK) 신호를 계수하여 시스템으로부터 인가받는 동기 신호(SYNC)와 주기가 같은 로우 레벨의 신호를 출력하여 상기 제1 비교기(23)에 인가한다.The counter 22, which is a component of the counter 21, counts a stabilized clock signal applied from the PLL 12 to output a low level signal having the same period as the synchronization signal SYNC applied from the system. The output is applied to the first comparator 23.
상기 제1비교기(23)는 상기 제1 앤드 게이트(30)로부터 인가된 신호에 동기되어 상기 카운터(22)로부터 인가된 신호를 제1 펄스 신호로 출력하며, 제4도의 e)와 같은 파형이 된다.The first comparator 23 outputs the signal applied from the counter 22 as a first pulse signal in synchronization with the signal applied from the first end gate 30, and the waveform shown in FIG. do.
또한, 제2 래치부(24)은 상기 제1 펄스를 CLOCK신호에 의하여 한 주기 늦은 신호인 제4도 f)와 같은 제2 펄스를 상기 동기 선택부(14) 및 상기 제3 래치부(25)에 인가한다.In addition, the second latch unit 24 receives the second pulse as shown in FIG. 4, f), which is a signal in which the first pulse is delayed by the CLOCK signal, and the synchronization selector 14 and the third latch unit 25. ) Is applied.
제3 래치부(25)는 상기 제2 펄스를 CLOCK신호에 의하여 한 주기 늦은 내부 동기(INT_SYNC) 신호를 상기 제1 앤드 게이트(30) 및 제2 비교기(26)에 인가한다.The third latch unit 25 applies an internal synchronization (INT_SYNC) signal, one cycle late by the second pulse, to the first AND gate 30 and the second comparator 26.
또한, 상기 제1 앤드 게이트(30) 및 제2 비교기(26)는 상기 제2 래치부(13)로부터 인가된 외부 동기 신호인 EXT SYNC 신호를 입력받는다.In addition, the first AND gate 30 and the second comparator 26 receive an EXT SYNC signal, which is an external synchronization signal applied from the second latch unit 13.
상기 제1 앤드 게이트(30)는 INT_SYNC 신호 및 EXT SYNC 신호를 논리 곱하여, 두신호의 동기가 동일한 경우에만 상기 제1 비교기(23)에 신호를 인가한다.The first AND gate 30 logically multiplies the INT_SYNC signal and the EXT SYNC signal to apply a signal to the first comparator 23 only when the two signals are synchronized.
그리고, 상기 제2 비교기(26)는 인가된 INT_SYNC 신호 및 EXT SYNC 신호를 비교하여 두 신호가 정합(Match)되는 경우에만 로우 레벨의 신호를 상기 멀티플렉서(27) 및 제2 앤드 게이트(28)에 신호로 인가하는 동시에, 상기 멀티플렉서(27)에 클럭 신호로서 인가한다.The second comparator 26 compares the applied INT_SYNC signal and the EXT SYNC signal, and transmits a low level signal to the multiplexer 27 and the second AND gate 28 only when the two signals are matched. At the same time, the signal is applied to the multiplexer 27 as a clock signal.
이때, 상기 멀티플랙서(27)는 상기 제2 비교기로부터 인가된 신호를 상기 제4 래치부(29)에 인가한다.In this case, the multiplexer 27 applies a signal applied from the second comparator to the fourth latch unit 29.
상기 제4 래치부(29)는 인가된 CLOCK 신호에 의하여 동기 제어부(15)에 로우 레벨의 신호를 인가하고, 또한, 상기 제2 앤드 게이트(28)에 동일한 신호를 인가한다.The fourth latch unit 29 applies a low level signal to the synchronization controller 15 by the applied CLOCK signal, and also applies the same signal to the second AND gate 28.
상기 제2 앤드 게이트(28)는 상기 제2 비교기(26)로부터 인가된 정합(Match)신호와 상기 제4 래치부(29)로부터 인가된 신호를 논리 곱하여 상기 멀티플렉서(27)에 인가하고, 상기 멀티플렉서(27)는 상기 제2 비교기(26) 및 상기 제2 앤드 게이트(28)로부터 인가된 신호를 다중화하며, 상기 제2 비교기로부터 인가된 클럭 신호에 의하여 출력한다.The second AND gate 28 logically multiplies a match signal applied from the second comparator 26 with a signal applied from the fourth latch unit 29 and applies the logic signal to the multiplexer 27. The multiplexer 27 multiplexes the signals applied from the second comparator 26 and the second and gate 28, and outputs them by a clock signal applied from the second comparator.
이때, 상기 시스템으로부터 인가되는 동기 신호인 SYNC 신호가 래치되어 발생되니 외부 동기(EXT SYNC) 신호와, 제3 레치부(25)에 의하여 발생된 내부 동기(INT_SYNC) 신호가 다를 경우, 즉, 시스템으로부터 인가된 동기 신호에 장애가 발생한 경우, 상기 제2 비교기(26)는 장애 발생 신호인 지속적인 하이레벨의 신호를 발생하게 되고, 제2 앤드 게이트 로우레벨로 출력하며, 따라서, 멀티플렉서(27)는 상기 두 신호를 다중화 한, 지속적인 로우레벨의 신호를 출력함으로서, 제4 래치부(29)는 CLOCK 신호에 의한 CLOCK신호와 주기가 동일한 신호를 상기 동기 제어부(15)에 인가한다.At this time, since the SYNC signal, which is a synchronization signal applied from the system, is latched and generated, when the external sync (EXT SYNC) signal and the internal sync (INT_SYNC) signal generated by the third latch unit 25 are different, that is, the system When a failure occurs in the synchronization signal applied from the second comparator 26 generates a continuous high level signal that is a failure signal, and outputs to the second and gate low level, thus, the multiplexer 27 is By outputting a continuous low level signal obtained by multiplexing two signals, the fourth latch unit 29 applies a signal having the same period as the CLOCK signal generated by the CLOCK signal to the synchronization controller 15.
따라서, 상기 동기 제어부(15)는 상기 카운터부(21)로부터 장애 신호인 CLOCK 신호와 동일한 주기의 신호가 인가되면, 상기 카운터부(21)의 구성인 카운터(22)에 제어 신호를 인가하여 카운터(22)가 계수 한 신호가 상기 제1 비교기(23) 및 제2 래치부(24)를 통하여, 상기 동기선택부(14)로 인가되도록 적정한 레벨의 신호로 출력되도록 하고, 또한, 상기 동기 선택부(14)에 제어 신호를 인가하여, 상기 동기 선택부(14)는 상기 카운터부(21)로부터 인가된 제2 펄스 신호를 선택하여 자체 동기 신호로서 출력하게 한다.Therefore, when a signal having the same period as the CLOCK signal, which is a failure signal, is applied from the counter unit 21, the synchronization controller 15 applies a control signal to the counter 22, which is a component of the counter unit 21, to counter The signal counted by (22) is output through the first comparator 23 and the second latch unit 24 as a signal of an appropriate level to be applied to the synchronization selecting unit 14, and the synchronization selection By applying a control signal to the unit 14, the synchronization selecting unit 14 selects the second pulse signal applied from the counter unit 21 and outputs it as its own synchronization signal.
또한 시스템으로부터 인가된 동기 신호(SYNC)가 정상으로 복구되면, 상기 동기 제어부(15)의 제어 신호에 의하여, 상기 동기 선택부는 상기 제1 래치부(13)로부터 인가된 EXT SYNC신호를 선택하여 출력시킨다.When the sync signal SYNC applied from the system is restored to normal, the sync selector selects and outputs the EXT SYNC signal from the first latch unit 13 according to the control signal of the sync controller 15. Let's do it.
상기한 바와 같이, 본 발명은 시스템으로부터 공급되는 동기 신호에 장애가 발생하는 경우, 자체적으로 발생한 자체 동기 신호를 출력함으로서, 시스템이 안정적인 동작을 하도록 함으로서, 시스템의 신뢰성을 향상시키는 효과가 있다.As described above, according to the present invention, when a failure occurs in the synchronization signal supplied from the system, the system generates a stable operation by outputting its own synchronization signal, thereby improving reliability of the system.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058200A KR100207858B1 (en) | 1996-11-27 | 1996-11-27 | Self-synchronous signal supplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058200A KR100207858B1 (en) | 1996-11-27 | 1996-11-27 | Self-synchronous signal supplying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980039206A KR19980039206A (en) | 1998-08-17 |
| KR100207858B1 true KR100207858B1 (en) | 1999-07-15 |
Family
ID=19483873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960058200A KR100207858B1 (en) | 1996-11-27 | 1996-11-27 | Self-synchronous signal supplying circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100207858B1 (en) |
-
1996
- 1996-11-27 KR KR1019960058200A patent/KR100207858B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980039206A (en) | 1998-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6816818B2 (en) | Method, clock generator module and receiver module for synchronizing a receiver module | |
| JP2000031954A (en) | Calibration dll loop and calibration dll loop device | |
| US5886557A (en) | Redundant clock signal generating circuitry | |
| CA2125450C (en) | Method and apparatus for switching of duplexed clock system | |
| KR100207858B1 (en) | Self-synchronous signal supplying circuit | |
| US6097226A (en) | Power noise preventing circuit for microcontroller unit (MCU) | |
| KR100328757B1 (en) | A error preventing device of clock signal with switchover for transmission system | |
| KR100255381B1 (en) | Supply to stabilitied reference clock | |
| US11392166B2 (en) | Clock skew detection and management | |
| KR100343929B1 (en) | Apparatus for monitoring reference clock | |
| KR100328761B1 (en) | A device of switching system clock unit for optical communication system | |
| KR100257344B1 (en) | Digital pll circuit | |
| KR20000001673A (en) | Clock synchronization circuit | |
| KR100222406B1 (en) | Apparatus of clock synchronizing with dual structure and a method thereof | |
| KR100224107B1 (en) | Circuit for supplying clock in exchanger | |
| KR930008727B1 (en) | Method of controlling a input clock selecting | |
| JP3517827B2 (en) | Data processing device | |
| KR100372997B1 (en) | Apparatus and method for controlling clock switching in ATM system | |
| KR100278264B1 (en) | Synchronous Circuits for Direct Sequence / Code Division Multiple Access Systems | |
| KR19980066118A (en) | Holdover Circuits and Methods in Synchronous Devices | |
| JP2000172366A (en) | Clock distribution circuit | |
| JP2003198430A (en) | Clock generator | |
| KR19990056135A (en) | Holdover Control Circuit in Digital Phase Synchronizer | |
| JPH098786A (en) | Synchronizing clock switching system | |
| JPH01304517A (en) | Clock pulse stop synchronization system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |