KR100207612B1 - Sample doubler - Google Patents

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Abstract

본 발명은 D2-MAC시스템의 샘플 더블러를 공개한다. 그 회로는 소정 주파수의 클럭신호에 응답하여 소정 비트의 데이터를 래치하여 출력하기 위한 제1지연수단, 상기 소정 주파수의 클럭신호에 응답하여 상기 제1지연수단의 소정비트의 데이터를 래치하여 출력하기 위한 제2지연수단, 상기 소정 비트의 데이터를 1비트 왼쪽으로 쉬프트한 데이터와 상기 제2지연수단의 소정 비트의 데이터를 1비트 왼쪽으로 쉬프트한 데이터를 가산하여 출력하기 위한 가산수단, 상기 소정 주파수의 클럭신호에 응답하여 상기 제1지연수단의 소정비트의 데이터를 래치하여 출력하기 위한 제1래치수단, 상기 소정의 반전 클럭신호에 응답하여 상기 가산수단의 소정비트의 데이터를 래치하여 출력하기 위한 제2래치수단을 구비하여 상기 클럭신호에 제1레벨에서는 상기 제1래치수단의 출력신호를 출력하고 상기 클럭신호의 제2레벨에서는 상기 제2래치수단의 출력신호를 출력한다. 따라서, 간단하고 독특한 더블러를 구성할 수가 있다.The present invention discloses a sample doubler of the D2-MAC system. The circuit includes first delay means for latching and outputting data of a predetermined bit in response to a clock signal of a predetermined frequency, and latching and outputting data of predetermined bit of the first delay means in response to a clock signal of the predetermined frequency. A second delay means for adding and outputting data obtained by shifting the data of the predetermined bit to one bit left and data shifted by one bit to the left of the data of the predetermined bit of the second delay means; First latch means for latching and outputting data of a predetermined bit in response to a clock signal of the first delay means, and latching and outputting data of a predetermined bit in the addition means in response to the predetermined inversion clock signal. And a second latch means for outputting the output signal of the first latch means to the clock signal at a first level. In the second level and outputs the output signal of the second latch means. Thus, a simple and unique doubler can be constructed.

Description

샘플 더블러Sample doubler

제1도는 본 발명의 샘플 더블러의 블록도를 나타내는 것이다.1 shows a block diagram of a sample doubler of the present invention.

제2도는 제1도에 나타낸 블록도의 타이밍도를 나타내는 것이다.2 is a timing diagram of the block diagram shown in FIG.

제3도는 제1도의 샘플 더블러가 사용된 D2-MAC시스템의 일부분의 블록도를 나타내는 것이다.3 shows a block diagram of a portion of a D2-MAC system in which the sample doubler of FIG. 1 is used.

본 발명은 D2-MAC시스템에 관한 것으로, 특히 D2-MAC시스템의 샘플 더블러에 관한 것이다.The present invention relates to a D2-MAC system, and more particularly to a sample doubler of a D2-MAC system.

D2-MAC방송 방식은 색차신호와 휘도신호가 한라인에 시분할 압축되어 실려 있으며 한 라인에 실려있는 색차신호와 휘도신호의 샘플 개수는 각각 349개와 697개이다. 한편, 색차신호 349개의 샘플은 RAM에 읽혀질 때 시간축 신장을 위해 6.75MHz의 클럭으로 읽어내므로 6.75Mbps의 비트율을 가지며 휘도 신호 697개의 샘플은 13.5MHz의 클럭으로 읽어내므로 13.5Mbps 의 비트율을 가진다. 그러므로 휘도신호 697샘플 혹은 색차신호 349샘플을 읽어내는 단위시간은(349 * (6.75)-1=697 * (13.5)-1)으로 같아지게 된다. 그러나, 두신호 즉 휘도신호와 색차신호의 비트율이 상이한 관계로 Y, U, V신호를 RGB로 바꾸기 위한 RGB매트릭스 회로의 입력으로 바로 사용할 수 없는 단점이 있었다. 따라서, 색차신호의 샘플 개수를 2배로 늘리는 동시에 비트율도 2배로 올림으로써 휘도신호 샘플 개수와 비트율을 같게 조정하여 주는 더블러(doubler)가 필요하게 된다.In the D2-MAC broadcasting method, the color difference signal and the luminance signal are time-divided and compressed on one line, and the number of samples of the color difference signal and the luminance signal on one line is 349 and 697, respectively. On the other hand, when 349 samples of color difference signals are read into RAM, they are read at a clock of 6.75 MHz to increase the time base, and thus have a bit rate of 6.75 Mbps. . Therefore, the unit time for reading the luminance signal 697 samples or the color difference signal 349 samples becomes equal to (349 * (6.75) -1 = 697 * (13.5) -1 ). However, since the bit rates of the two signals, that is, the luminance signal and the color difference signal, are different from each other, there is a drawback in that the Y, U, and V signals cannot be directly used as an input of an RGB matrix circuit for converting the RGB signal into RGB. Therefore, a doubler is required to double the number of samples of the color difference signal and to double the bit rate, thereby adjusting the number of luminance signal samples and the bit rate equally.

따라서, 본 발명의 목적은 휘도신호와 색차신호의 비트율 불일치를 보상하여 주기 위한 독특한 샘플 더블러를 제공하는데 있다.Accordingly, an object of the present invention is to provide a unique sample doubler for compensating for the bit rate mismatch between the luminance signal and the color difference signal.

이와 같은 목적을 달성하기 위하여 본 발명의 샘플 더블러는 소정 주파수의 클럭신호에 응답하여 소정 비트의 데이터를 래치하여 출력하기 위한 제1지연수단, 상기 소정 주파수의 클럭신호에 응답하여 상기 제1지연수단의 소정비트의 데이터를 래치하여 출력하기 위한 제2지연수단, 상기 소정 비트의 데이터를 1비트 왼쪽으로 쉬프트한 데이터와 상기 제2지연수단의 소정 비트의 데이터를 1비트 왼쪽으로 쉬프트한 데이터를 가산하여 출력하기 위한 가산수단, 상기 소정 주파수의 클럭신호에 응답하여 상기 제1지연수단의 소정비트의 데이터를 래치하여 출력하기 위한 제1래치수단, 상기 소정의 반전 클럭신호에 응답하여 상기 가산수단의 소정비트의 데이터를 래치하여 출력하기 위한 제2래치수단을 구비하여 상기 클럭신호의 제1레벨에서는 상기 제1래치수단의 출력신호를 출력하고 상기 클럭신호의 제2레벨에서는 상기 제2래치수단의 출력신호를 출력한다.In order to achieve the above object, the sample doubler of the present invention includes a first delay means for latching and outputting data of a predetermined bit in response to a clock signal of a predetermined frequency, and the first delay in response to a clock signal of the predetermined frequency. Second delay means for latching and outputting data of a predetermined bit of the means; data obtained by shifting the data of the predetermined bit to one bit left and data shifting the data of the predetermined bit of the second delay means to one bit left; Adding means for adding and outputting, first latching means for latching and outputting data of a predetermined bit of the first delaying means in response to the clock signal of the predetermined frequency, and adding means in response to the predetermined inverted clock signal. And a second latch means for latching and outputting data of a predetermined bit of the first bit at the first level of the clock signal. The output signal of the dimension stage is output, and the output signal of the second latch means is output at the second level of the clock signal.

첨부된 도면을 참고로 하여 본 발명의 샘플 더블러를 설명하면 다음과 같다.Referring to the accompanying drawings, a sample doubler of the present invention will be described.

제1도는 본 발명의 샘플 더블러의 블록도를 나타내는 것이다.1 shows a block diagram of a sample doubler of the present invention.

제1도에 있어서, 6.75MHz의 클럭신호에 응답하여 349개의 8비트 색차신호를 래치하여 출력하기 위한 제1지연수단(10), 상기 제1지연수단(10)의 출력신호를 상기 6.75MHz 의 클럭신호에 응답하여 래치하여 출력하기 위한 제2지연수단(20), 상기 349개의 색차신호와 상기 제2지연수단(20)의 출력신호를 입력하여 가산하기 위한 8비트 전가산기(30), 상기 반전 클럭신호에 응답하여 상기 제1지연수단(10)의 출력신호를 래치하여 출력하기 위한 제1래치수단(40), 상기 클럭신호에 응답하여 상기 전가산기(30)의 출력신호를 래치하여 출력하기 위한 제2래치수단(50)으로 구성되어 있다. 상기 제1, 제2지연수단(10,20)은 3상태 버퍼로 구성되어 있다.1, the first delay means 10 for latching and outputting 349 8-bit color difference signals in response to a 6.75 MHz clock signal, and outputs the output signal of the first delay means 10 to the 6.75 MHz signal. A second delay means 20 for latching and outputting in response to a clock signal, an 8-bit full adder 30 for inputting and adding the 349 color difference signals and an output signal of the second delay means 20, and A first latch means 40 for latching and outputting an output signal of the first delay means 10 in response to an inverted clock signal, and outputting the latched output signal of the full adder 30 in response to the clock signal; It consists of a second latch means 50 for the purpose. The first and second delay means (10, 20) is composed of a three-state buffer.

제2a-2g도는 제1도에 나타낸 블록도의 타이밍도를 나타내는 것이다.2A-2G show timing diagrams of the block diagram shown in FIG.

제2도에 있어서, 제2a도는 6.75MHz의 클럭신호를 나타내는 것이고, 제2b도는 색차신호(U 혹은 V)가 입력되는 것을 나타내는 것이고, 제2c도는 상기 제1래치수단(40)의 출력 인에이블 클럭신호를 나타내는 것이고, 제2d도는 상기 제2래치수단(50)의 출력 인에이블 클럭신호를 나타내는 것이고, 제2e도는 상기 제1래치수단(40)의 출력 데이터의 타이밍을 나타내는 것이고, 제2g도는 상기 제2래치수단(50)의 출력 데이터의 타이밍을 나타내는 것이다.In FIG. 2, FIG. 2a shows a clock signal of 6.75 MHz, FIG. 2b shows that a color difference signal U or V is input, and FIG. 2c shows the output enable of the first latch means 40. FIG. FIG. 2D shows a clock enable clock signal of the second latch means 50, FIG. 2E shows a timing of the output data of the first latch means 40, and FIG. The timing of the output data of the second latch means 50 is shown.

만일 첫 번째 입력되는 데이터를 n, 두 번째 입력되는 데이터를 n+1,세번째 입력되는 데이터를 n+2라고 하면 상기 본 발명의 회로는 데이터 n+1을 n+1, n+n+2/2로 변환하여 출력하는 것이다. 즉, 원래의 데이터와 인터폴레이션된 데이터를 하나의 클럭 주기동안 출력하는 것이다.If the first input data is n, the second input data is n + 1, and the third input data is n + 2, the circuit of the present invention provides data n + 1 as n + 1 and n + n + 2 /. The output is converted to 2. That is, the data interpolated with the original data is output for one clock period.

그러면, 상기 구성을 이용하여 동작을 설명하기로 하자.Then, the operation will be described using the above configuration.

8비트의 색차신호는 클럭신호에 응답하여 상기 제1지연수단(10)에 래치되는 동시에 1비트 왼쪽으로 쉬프트되어 상기 전가산기(30)에 입력이 된다. 상기 제1지연수단(10)의 출력신호는 상기 제2지연수단(20)에 래치되는 동시에 상기 제1래치수단(40)에 입력이 된다. 상기 제2지연수단(20)의 출력신호는 1비트 왼쪽으로 쉬프트되어 상기 전가산기(30)에 입력이 된다. 상기 전가산기(30)은 상기 입력되는 색차신호의 1/2된 데이터와 상기 제2지연수단(20)의 1/2된 데이터를 입력하여 가산하여 인터폴레이션된 값을 출력하게 된다. 상기 제1래치수단(40)은 상기 반전 클럭신호에 응답하여 상기 제1지연수단(10)의 출력신호를 입력하여 래치한다. 상기 제2래치수단(50)은 상기 클럭신호에 응답하여 상기 전가산기(30)의 출력신호를 입력하여 래치한다. 이와같은 동작을 수행하여 원래의 데이터와 이웃하는 두 데이터의 평균을 한 데이터를 출력하여 비트율을 두배로 증가할 수가 있다.The 8-bit color difference signal is latched by the first delay means 10 in response to a clock signal and shifted left by one bit to be input to the full adder 30. The output signal of the first delay means 10 is latched by the second delay means 20 and is input to the first latch means 40. The output signal of the second delay means 20 is shifted left by one bit to be input to the full adder 30. The full adder 30 inputs and adds 1/2 data of the input color difference signal and 1/2 data of the second delay means 20 to output an interpolated value. The first latch means 40 inputs and latches an output signal of the first delay means 10 in response to the inverted clock signal. The second latch means 50 inputs and latches an output signal of the full adder 30 in response to the clock signal. By performing such an operation, a bit rate can be doubled by outputting data obtained by averaging original data and two neighboring data.

제3도는 본 발명의 샘플 더블러가 사용된 D2-MAC시스템의 일부분의 블록도를 나타내는 것이다.3 shows a block diagram of a portion of a D2-MAC system in which the sample doubler of the present invention is used.

제3도에 있어서, 입력되는 Y신호를 저장하는 Y RAM(10), 13.5Mbps로 출력되는 상기 Y RAM(10)에 저장된 신호를 처리하기 위한 Y신호 처리수단(20), 입력되는 U신호를 저장하는 U RAM(30), 6.75MHz로 출력되는 상기 U RAM(30)에 저장된 신호를 처리하기 위한 U신호 처리수단(40), 6.75MHz 로 출력되는 상기 U신호처리수단(40)의 출력신호를 인터폴레이션하여 비트율을 2배로 하기 위한 더블러(50), 입력되는 V신호를 저장하는 V RAM(60), 6.75MHz로 출력되는 상기 V RAM(60)에 저장된 신호를 처리하기 위한 V신호 처리수단(70), 6.75MHz로 출력되는 상기 V신호 처리수단(70)의 출력신호를 인터폴레이션하여 비트율을 2배로 하기 위한 더블러(80), 상기 Y신호 처리수단(20), 상기 더블러(50), 및 상기 더블러(60)의 출력신호를 입력하여 Y,U,V의 타이밍을 조절하기 위한 타이밍 조절수단(90), 상기 타이밍 조절수단(90)으로 부터의 신호를 입력하여 R,G,B신호로 변환하는 R,G,B매트릭스수단(100)으로 구성되어 있다.3, Y signal processing means 20 for processing signals stored in the Y RAM 10 outputting at 13.5 Mbps, Y signal outputting at 13.5 Mbps, and U signal inputting U signal processing means 40 for processing the signal stored in the U RAM 30 to be stored, the U RAM 30 output to 6.75MHz, the output signal of the U signal processing means 40 output to 6.75MHz V signal processing means for processing a signal stored in the V RAM 60 for storing the input V signal, the doubler 50 for doubling the bit rate by interpolating 70, a doubler 80 for doubling the bit rate by interpolating the output signal of the V signal processing means 70 output at 6.75 MHz, the Y signal processing means 20, and the doubler 50 And timing adjusting means 90 for adjusting the timing of Y, U, and V by inputting the output signal of the doubler 60, the timing adjustment. It consists of the R, G, B matrix means 100 which inputs the signal from the cutting means 90, and converts it into R, G, B signals.

상기 실시예에서는 각각의 크로마 샘플 더블러를 사용해야 하므로 2개를 사용하였다.In the above example, since two chroma sample doublers must be used, two are used.

따라서, 본 발명의 샘플러는 비트율이 일치하지 않는 데이터의 비트율을 맞추기 위한 D2-MAC시스템 등에 사용할 수 있다.Therefore, the sampler of the present invention can be used in a D2-MAC system or the like for matching the bit rates of data whose bit rates do not match.

Claims (11)

소정 주파수의 클럭신호에 응답하여 소정 비트의 데이터를 래치하여 출력하기 위한 제1지연수단; 상기 소정 주파수의 클럭신호에 응답하여 상기 제1지연수단의 소정비트의 데이터를 래치하여 출력하기 위한 제2지연수단; 상기 소정 비트의 데이터를 1비트 왼쪽으로 쉬프트한 데이터와 상기 제2지연수단의 소정 비트의 데이터를 1비트 왼쪽으로 쉬프트한 데이터를 가산하여 출력하기 위한 가산수단; 상기 소정 주파수의 클럭신호에 응답하여 상기 제1지연수단의 소정비트의 데이터를 래치하여 출력하기 위한 제1래치수단; 상기 소정의 반전 클럭신호에 응답하여 상기 가산수단의 소정비트의 데이터를 래치하여 출력하기 위한 제2래치수단을 구비하여 상기 클럭신호의 제1레벨에서는 상기 제1래치수단의 출력신호를 출력하고 상기 클럭신호의 제2레벨에서는 상기 제2래치수단의 출력신호를 출력하는 것을 특징으로 하는 샘플 더블러.First delay means for latching and outputting data of a predetermined bit in response to a clock signal of a predetermined frequency; Second delay means for latching and outputting data of a predetermined bit of said first delay means in response to a clock signal of said predetermined frequency; Adding means for adding and outputting data shifted from the predetermined bit left by one bit and data shifted by one bit left from the predetermined bit of the second delay means; First latch means for latching and outputting data of a predetermined bit of the first delay means in response to the clock signal of the predetermined frequency; And a second latch means for latching and outputting data of a predetermined bit of the adding means in response to the predetermined inverted clock signal to output an output signal of the first latch means at a first level of the clock signal. And a sample doubler for outputting an output signal of the second latch means at a second level of the clock signal. 제1항에 있어서, 상기 제1지연수단은 3상태 버퍼인 것을 특징으로 하는 샘플 더블러.2. The sample doubler as claimed in claim 1, wherein the first delay means is a tri-state buffer. 제1항에 있어서, 상기 제2지연수단은 3상태 버퍼인 것을 특징으로 하는 샘플 더블러.2. The sample doubler of claim 1, wherein said second delay means is a tri-state buffer. 제1항에 있어서, 상기 제1래치수단은 3상태 버퍼인 것을 특징으로 하는 샘플 더블러.The sample doubler of claim 1, wherein the first latching means is a tri-state buffer. 제1항에 있어서, 상기 제2래치수단은 3상태 버퍼인 것을 특징으로 하는 샘플 더블러.2. The sample doubler of claim 1, wherein said second latching means is a tri-state buffer. 제1신호를 저장하기 위한 제1메모리; 제2신호를 저장하기 위한 제2메모리; 제1 소정 수파수로 출력되는 상기 제1메모리의 데이터를 처리하여 제1소정 주파수로 출력하기 위한 제1신호 처리수단; 제2소정 주파수로 출력되는 상기 제2메모리의 데이터를 처리하여 제2소정 주파수로 출력하기 위한 제2신호 처리수단; 상기 제2신호 처리수단의 출력신호의 비트율을 상기 제1신호와 맞추기 위한 샘플 더블러; 상기 제1신호 처리수단과 상기 샘플 더블러의 출력신호를 입력하여 타이밍을 조절하기 위한 타이밍 조절수단을 구비한 D2-MAC시스템에 있어서, 상기 샘플 더블러가 상기 제2소정 주파수의 클럭신호에 응답하여 소정 비트의 데이터를 래치하여 출력하기 위한 제1지연수단; 상기 제2소정 주파수의 클럭신호에 응답하여 상기 제1지연수단의 소정비트의 데이터를 래치하여 출력하기 위한 제2지연수단; 상기 소정 비트의 데이터를 1비트 왼쪽으로 쉬프트한 데이터와 상기 제2지연수단의 소정 비트의 데이터를 1비트 왼쪽으로 쉬프트한 데이터를 가산하여 출력하기 위한 가산수단; 상기 제2소정 주파수의 클럭신호에 응답하여 상기 제1지연수단의 소정비트의 데이터를 래치하여 출력하기 위한 제1래치수단; 상기 소정의 반전 클럭신호에 응답하여 상기 가산수단의 소정비트의 데이터를 래치하여 출력하기 위한 제2래치수단을 구비하여 상기 클럭신호의 제1레벨에서는 상기 제1래치수단의 출력신호를 출력하고 상기 클럭신호의 제2레벨에서는 상기 제2래치수단의 출력신호를 출력하는 것을 특징으로 하는 D2-MAC시스템.A first memory for storing the first signal; A second memory for storing a second signal; First signal processing means for processing data of the first memory output at a first predetermined frequency and outputting the data at a first predetermined frequency; Second signal processing means for processing data of the second memory output at a second predetermined frequency and outputting the second predetermined frequency; A sample doubler for matching a bit rate of an output signal of the second signal processing means with the first signal; A D2-MAC system having timing adjusting means for inputting the first signal processing means and an output signal of the sample doubler to adjust timing, wherein the sample doubler responds to a clock signal of the second predetermined frequency. First delay means for latching and outputting data of a predetermined bit; Second delay means for latching and outputting data of a predetermined bit of said first delay means in response to a clock signal of said second predetermined frequency; Adding means for adding and outputting data shifted from the predetermined bit left by one bit and data shifted by one bit left from the predetermined bit of the second delay means; First latch means for latching and outputting data of a predetermined bit of said first delay means in response to a clock signal of said second predetermined frequency; And a second latch means for latching and outputting data of a predetermined bit of the adding means in response to the predetermined inverted clock signal to output an output signal of the first latch means at a first level of the clock signal. D2-MAC system, characterized in that for outputting the output signal of the second latch means at the second level of the clock signal. 제6항에 있어서, 상기 제1소정 주파수는 상기 제2소정 주파수보다 큰 것을 특징으로 하는 D2-MAC시스템.7. The D2-MAC system of claim 6, wherein the first predetermined frequency is greater than the second predetermined frequency. 제6항에 있어서, 상기 제1지연수단은 3상태 버퍼인 것을 특징으로 하는 D2-MAC시스템.7. The D2-MAC system according to claim 6, wherein said first delay means is a tri-state buffer. 제6항에 있어서, 상기 제2지연수단은 3상태 버퍼인 것을 특징으로 하는 D2-MAC시스템.7. The D2-MAC system according to claim 6, wherein said second delay means is a tri-state buffer. 제6항에 있어서, 상기 제1래치수단은 3상태 버퍼인 것을 특징으로 하는 D2-MAC 시스템.7. The D2-MAC system according to claim 6, wherein the first latch means is a tri-state buffer. 제6항에 있어서, 상기 제2래치수단은 3상태 버퍼인 것을 특징으로 하는 D2-MAC 시스템.7. The D2-MAC system according to claim 6, wherein the second latch means is a tri-state buffer.
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