KR0119392Y1

KR0119392Y1 - Vertical interpolation device of hdtv decoder

Info

Publication number: KR0119392Y1
Application number: KR2019940034379U
Authority: KR
Inventors: 안정일
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1994-12-16
Filing date: 1994-12-16
Publication date: 1998-07-15
Also published as: KR960026190U

Abstract

본 고안은 복수개의 가산기를 연속으로 사용한 간단한 구성으로 수직방향보간을 행할 수 있도록 한 HDTV디코더의 수직보간장치에 관한 것이다.The present invention relates to a vertical interpolation apparatus of an HDTV decoder capable of performing vertical interpolation with a simple configuration using a plurality of adders in series.

종래의 기술은 수직보간장치를 구현하는데 있어 곱셈기를 사용하여 구현함으로써 전체 하드웨어가 복잡해지고 코스트가 상승하는 단점이 있었던 점을 감안하여 본 고안은 입력 데이터를 라인 딜레이하는 FIFO와, 상기 FIFO의 입력과 출력을 선택적으로 평균하여 수직보간값을 얻는 복수개의 가산기와, 상기 가산기의 출력을 라인 단위로 멀티플렉싱하여 Y와 같은 위치관계를 가지도록 정렬하는 라인 멀티플렉서로 수직보간장치를 구현하는 수직보간을 행함으로써 종래 곱셈기를 사용하였을 때 경우에 비해 하드웨어의 구성이 간단하고 코스트가 절감되도록 한 것이다.In the prior art, a multiplier is used to implement a vertical interpolator, and the present invention has a disadvantage in that the total hardware is complicated and the cost is increased, and the present invention provides a FIFO for delaying input data and an input of the FIFO. A plurality of adders for selectively averaging the outputs to obtain a vertical interpolation value, and a vertical interpolation for implementing the vertical interpolation apparatus by a line multiplexer that multiplexes the output of the adder by line to have a positional relationship such as Y. Compared to the case of using a conventional multiplier, the hardware configuration is simple and the cost is reduced.

Description

Vertical Interpolator of HTV Decoder

제1도는 데시메이션된 U, V데이타와 Y데이타의 상관관계를 나타낸 도면1 is a diagram showing the correlation between decimated U, V data and Y data.

제2도는 제 1 도에 따른 종래의 HDTV디코더의 수직보간장치의 구성도2 is a block diagram of a vertical interpolation apparatus of a conventional HDTV decoder according to FIG.

제3도는 본 고안의 구현을 위해 재구성한 데시메이선된, U, V데이타와 Y데이타의 상관관계를 나타낸 도면3 is a diagram showing the correlation between the decimated U, V data and Y data reconstructed for implementation of the present invention.

제4도는 본 고안에 따른 HDTV디코더의 수직보간장치의 구성도4 is a block diagram of a vertical interpolation apparatus of the HDTV decoder according to the present invention

제5도(a)-(h)는 제 4 도 각부의 입출력 신호 형태를 나타낸 도면5 (a)-(h) are diagrams showing input / output signal types of respective parts of FIG.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11:FIFO 12-14:가산기11: FIFO 12-14: Adder

15:라인 멀티플렉서15: line multiplexer

본 고안은 HDTV디코더의 수직보간장치에 관한 것으로서, 더욱 상세하게는 복수개의 가산기를 연속으로 사용한 간단한 구성으로 수직방향보간(Interpolation)을 행할 수 있도록 한 HDTV디코더의 수직보간장치에 관한 것이다.The present invention relates to a vertical interpolation apparatus of an HDTV decoder, and more particularly, to a vertical interpolation apparatus of an HDTV decoder capable of performing interpolation in a simple configuration using a plurality of adders in series.

일반적으로 HDTV 디코더에서 보간은 엔코딩시 행해진 데시메이션(Decimation) 과정을 분석하여 이의 역과정에 해당하는 필터계수를 산출하여 행한다.In general, interpolation in an HDTV decoder is performed by analyzing a decimation process performed during encoding to calculate a filter coefficient corresponding to the inverse process.

한편, MPEG2에서 정의하고 있는 Y데이타와 데시메이션된 U, V데이타와 상관관계도는 제 1 도와 같으며, 이의 과정을 분석하여 얻어지는 보간에 사용될 필터의 계수는 3/4, 1/4와 1/4, 3/4이 라인미다 반복됨을 알 수 있으며, 이를 하드웨어로 구현한 수직보간장치는 제 2 도와 같다. 그리고 제 1 도에서 X는Y데이타, 동그라미는 데시메이션된 U, V데이타, 점선 동그라미 보간된 U, V데이타이다.On the other hand, the correlation between Y data and decimated U and V data defined in MPEG2 is same as the first degree, and the coefficients of the filter to be used for interpolation obtained by analyzing the process are 3/4, 1/4 and 1 It can be seen that / 4 and 3/4 are repeated in the line, and the vertical interpolation device implemented with hardware is the same as the second degree. In FIG. 1, X is Y data, circles are decimated U and V data, and dotted circles are interpolated U and V data.

그리고 제 2 도에서 입력되는 U, V데이타는 래치(1)를 통하여 각각 FIFO(2),(3)로 입력된 후 래치(4),(5)를 통하여 제 1 도의 a,c값으로 출력되고 상기 래치(4),(5)의 출력은 각각 FIFO(6),(7)를 통하여 b,d값으로 출력되어 곱셈기(8)로 입력된다.U and V data input in FIG. 2 are input to FIFOs (2) and (3), respectively, through the latch (1), and then output as a, c values of FIG. 1 through the latches (4) and (5). The outputs of the latches 4 and 5 are output as b and d values through the FIFOs 6 and 7, respectively, and are input to the multiplier 8.

그리고 상기 곱셈기(8)는 입력되는 계수에 따라 각각 수직보간된 값을 출력하게 된다.The multiplier 8 outputs vertically interpolated values according to the input coefficients.

그러나 상기와 같은 종래의 기술은 수직보간장치를 구현하는데 있어, U, V와 Y의 상관관계가 일정한 값(Weight)을 가지고 있어 곱셈기(Multiplier)를 사용하여 구현함으로써 전체 하드웨어가 복잡해지고 코스트가 상승하는 단점이 있었다.However, in the conventional technique as described above, since the correlation between U, V, and Y has a constant weight, a multiplier is used to implement the vertical interpolator, and the overall hardware becomes complicated and the cost increases. There was a disadvantage.

본 고안의 이러한 문제점을 해결하기 위한 것으로, 본 고안의 목적은 Y데이타와 데시메이션된 U, V데이타와의 상관관계를 재분석하여 3번의 가산동작만으로 원하는 수직보간을 행할 수 있도록 한 HDTV디코더의 수직보간장치를 제공함에 있다.In order to solve this problem of the present invention, the purpose of the present invention is to reanalyze the correlation between Y data and decimated U and V data, and to perform the desired vertical interpolation with only three addition operations. In providing an interpolation device.

이러한 목적을 달성하기 위한 본 고안의 특징은 입력 데이터를 라인 딜레이하는딜레이수단과, 상기 딜레이 수단의 입력과 출력을 선택으로 평균하여 수직보간값을 얻는 평균값 발생수단과, 상기 평균값 발생수단의 출력을 라인 단위로 멀티플렉싱하여 Y와 같은 위치관계를 가지도록 정렬하는 선택수단으로 구성되는 HDTV디코더의 수직보간장치에 있다.A feature of the present invention for achieving this object is a delay means for line delaying the input data, an average value generating means for obtaining a vertical interpolation value by averaging the input and output of the delay means, and outputting the average value generating means. In the vertical interpolation apparatus of the HDTV decoder composed of selection means for multiplexing line-by-line and aligning to have a Y-like positional relationship.

이하, 본 고안의 바람직한 일실시예를 첨부도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, a preferred embodiment of the present invention will be described in detail.

제 3 도는 본 고안의 기술적 구현을 위하여 Y, U, V데이타의 상관관계를 분석하여 곱셈기가 없는 수직보간장치를 구현하기 이하여 데시메이션된, U, V데이타와 Y데이타의 상관관계를 나타낸 것이다.Figure 3 shows the correlation of the U, V data and Y data decimated to implement a vertical interpolator without a multiplier by analyzing the correlation of Y, U, V data for the technical implementation of the present invention .

제 4 도는 제 3 도의 데시메이션된, U, V데이타와 Y데이타의 상관관계를 이용하여 구성한 본 고안의 수직보간장치의 구성도를 도시한 것으로, 입력 데이터를 라인 딜레이시키기 위한 FIFO(11)의 입력데이타(b)와 출력데이타(a)의 평균(a+b/2)를 구하는 가산기(12)와, 상기 가산기(12)의 출력(a+b/2)과 FIFO(11)의 출력(a)의 평균(a+3b/4)을 구하는, 가산기(13)와, 상기 가산기(12)의 출력(a+b/2)과 FIFO(11)의 입력데이타(b)의 평균(a+3b/4)을 구하는 가산기(14)와, 상기 가산기(13),(14)의 출력을 라인단위로 멀티플렉싱하여 본래 프레임의 관계를 가지도록 정렬하는 라인 멀티플렉서(15)로 구성된다.4 is a block diagram of the vertical interpolation apparatus of the present invention constructed by using the decimated U, V data and Y data of FIG. 3, wherein the FIFO 11 for line delaying the input data is shown. An adder 12 for obtaining the average (a + b / 2) of the input data b and the output data a, the output a + b / 2 of the adder 12 and the output of the FIFO 11 ( The average (a +) of the adder 13, the output (a + b / 2) of the adder 12, and the input data (b) of the FIFO 11 to obtain the average (a + 3b / 4) of a). An adder 14 for obtaining 3b / 4) and a line multiplexer 15 for multiplexing the outputs of the adders 13 and 14 in line units to align the original frames.

상기와 같이 구성된 본 고안을 제 5 도와 함께 설명하면 다음과 같다.Referring to the present invention configured as described above with a fifth degree as follows.

우선, FIFO(11)의 입력 데이터는 제 5 도의 (a)와 같으며 FIFO(11)에 입력되는 데이터는 FIFO의 리드 인에이블신호(제 5 도(c))에 의하여 FIFO(11)에 저장이 되고 라이트 인에이블신호(제 5 도 (라))에 의해 저장된 데이터가 읽혀져 제 5 도 (b)와 같이 1라인 딜레이 된 신호로 출력된다.First, the input data of the FIFO 11 is as shown in FIG. 5 (a), and the data input to the FIFO 11 is stored in the FIFO 11 by the read enable signal (FIG. 5 (c)) of the FIFO. Then, the data stored by the write enable signal (Fig. 5 (d)) is read and output as a one line delayed signal as shown in Fig. 5 (b).

그리고 여기서, 상기 FIFO(11)의 입출력신호의 차이가 딜레이양을 결정하며 정확한 1라인의 딜레이를 위하여 1클럭 적은 1라인이 차이나도록 FIFO(11)의 리드 및 라이트 인에이블신호를 조정한다.In this case, the difference between the input and output signals of the FIFO 11 determines the amount of delay, and the read and write enable signals of the FIFO 11 are adjusted so that one line with one clock difference is different for an accurate delay of one line.

이는 데이터와 클럭과 리드 및 라이트 인에이블신호의 위상관계상 1클럭 많게 딜레이양이 조절되기 때문이다.This is because the delay amount is adjusted by one clock in relation to the data, the clock, and the read and write enable signals.

그리고 상기 FIFO(11)의 출력(a)은 가산기(12)에서 FIFO(11)의 입력(b)과 평균되어 a+b/2의값으로 출력된다.The output a of the FIFO 11 is averaged with the input b of the FIFO 11 in the adder 12 and is output as a + b / 2.

상기 가산기(12)의 출력(a+b/2)은 가산기(13)에서 FIFO(11)의 출력(a)과 평균되어 3a+b/4의 값으로 출력되고, 상기 가산기(12)의 출력(a+b/2)은 가산기(14)에도 입력되어 FIFO(11)의 입력(b)과 평균되어 a+3b/4의 값으로 출력된다.The output a + b / 2 of the adder 12 is averaged with the output a of the FIFO 11 in the adder 13 and output as a value of 3a + b / 4, and the output of the adder 12 (a + b / 2) is also input to the adder 14, averaged with the input b of the FIFO 11, and outputted as a + 3b / 4.

한편, 상기 가산기(12-14)의 평균값을 구하는 동작은 단순한 가산기와 이의 출력을 발생된 캐리에서 부터 MSB로 빼내어 ÷2의 효과를 얻어서 구현한다.On the other hand, the operation of calculating the average value of the adder 12-14 is implemented by extracting the simple adder and its output from the generated carry into the MSB to obtain the effect of ÷ 2.

그리고 라인 멀티플렉서(15)는 상기 가산기(13), (14)의 출력(3a+b/4), (a+3b/4)이 동일 위상으로 나타나므로 이를 라인단위로 멀티플렉싱하여 Y와 같은 위치관계를 가지도록 정렬한다.In the line multiplexer 15, since the outputs 3a + b / 4 and (a + 3b / 4) of the adders 13 and 14 appear in the same phase, the line multiplexer 15 multiplexes them in line units so that the positional relationship is equal to Y. Sort to have.

그리고 제 5 도 (e)-(h)는 상기 가산기(12-14) 및 라인 멀티플렉서(15)의 출력을 나타낸 것으로, 이는 제 5 도 (a),(b)에 따른 것이다.5 (e)-(h) show the outputs of the adder 12-14 and the line multiplexer 15, which are according to FIGS. 5 (a) and 5 (b).

이상에서 살펴본 바와 같이 본 고안은 복수개의 가산기를 연속으로 사용하여 수직보간을 행함으로써 종래 곱셈기를 사용하였을 경우에 비해 하드웨어의 구성이 간단하고 코스트가 절감되는 효과가 있게 된다.As described above, the present invention has a simple hardware configuration and a cost reduction effect compared to the case of using a conventional multiplier by performing vertical interpolation using a plurality of adders in series.

Claims

Delay means for line delaying the input data, an average value generating means for selectively averaging the inputs and outputs of the delay means to obtain a vertical interpolation value, and multiplexing the average value output by line to have a positional relationship such as Y Vertical interpolation device of the HDTV decoder, characterized in that consisting of a selection means.

The vertical interpolation apparatus of claim 1, wherein the delay means is a FIFO buffer.

2. The apparatus of claim 1, wherein the average value generating means comprises: a first adder for obtaining an average value of input and output of the delay means; a second adder for obtaining an average value of the output of the first adder and the output of the delay means; And a third adder for obtaining an average value of the output and the input of the delay means.