KR100204003B1 - 효율적인 디코딩을 위한 프리픽스 컴팩션 방법 및 회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

효율적인 디코딩을 위한 프리픽스 컴팩션 방법 및 회로

2. 발명이 해결하려고 하는 기술적 과제

본 발명이 이루고자 하는 기술적 과제는, 코드 캐쉬의 엔드 비트 셋팅 시에 원래 프리픽스 중 유효한 프리픽스만을 코드 캐쉬에 라이트 하여, 디코딩 시간을 줄이고 프리픽스 디코딩의 효율성을 높이는 프리픽스 컴팩션 방법 및 회로를 제공함.

3. 발명의 해결방법의 요지

반도체 장치의 효율적인 디코딩을 위한 프리픽스 컴팩션 방법 및 회로에 있어서, 초기 인스트럭션 디코딩시 프리픽스중 유효한 프리픽스만을 추출하고 나머지 불필요한 프리픽스는 제거하여 코드 캐쉬에 저장하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 방법과, 프리픽스 체크 회로; 코드 캐쉬 업데이트 회로를 포함하여 이루어진 효율적인 디코딩을 위한 프리픽스 컴팩션 회로를 제공함.

4. 발명의 중요한 용도

본 발명은 코드 캐쉬의 엔드 비트 셋팅 시에 원래 프리픽스 중 유효한 프리픽스만을 코드 캐쉬에 라이트 하여, 디코딩 시간을 줄여 프리픽스 디코딩의 효율성을 높이고, 인스트럭션 디코딩 시간을 줄이는 프리픽스 컴팩션 방법 및 회로에 사용됨.

Description

효율적인 디코딩을 위한 프리픽스 컴팩션 방법 및 회로

본 발명은 반도체 장치의 효율적인 디코딩(decoding)을 위한 프리픽스 컴팩션(Prefix Compaction) 방법 및 회로에 관한 것으로, 특히, 원래 프리픽스 중 유효한 프리픽스만을 코드 캐쉬(code cache)에 라이트(write)함으로서, 프리픽스 디코딩(Prefix decoding) 시간을 줄여 인스트럭션(Instruction) 시간을 줄일 수 있는 효율적인 디코딩을 위한 프리픽스 컴팩션 방법 및 회로에 관한 것이다.

일반적으로, 인텔(INTEL)의 듀얼 파이프 슈퍼스칼라 프로세서(dual pipe superscalar processor)는 CISC(Complex Instruction Set Computer) 프로세서로 각 인스트럭션의 길이가 일정치 않은 프로그램을 처리한다. 따라서 최초의 인스트럭션을 디코딩할 때에는, 그 인스트럭션의 길이를 알 수 없으므로 두 개의 명령어의 시작점을 알 수 없어 슈퍼스칼라(superscalar) 동작을 할 수 없다. 따라서 처음에는 한 바이트(byte)씩 디코딩을 하여 인스트럭션의 길이를 알아낸 후 이를 코드 캐쉬(code cache)에 저장할 때, 엔드 비트(end bit)를 셋팅(setting)하여 인스트럭션의 경계를 표시한다. 일단 엔드 비트가 셋팅된 다음에, 같은 인스트럭션을 코드 캐쉬에서 가져올 때는, 인스트럭션의 시작점을 알 수 있으므로 한 번에 두 개의 인스트럭션을 동시에 디코딩할 수 있어 슈퍼스칼라 동작이 가능하다. 따라서 상기에 언급한 바와 같이 이 인텔 CISC 명령어에는 프리픽스가 포함되고 이 프리픽스는 인스트럭션의 총 길이가 15 바이트를 초과하지 않는 한도에서 몇 개라도 올 수 있다. 그런데, 인스트럭션 디코딩을 할 때는 먼저 프리픽스 정보를 디코딩 해야 하는데 프리픽스의 개수가 많을 경우에는 프리픽스 디코딩에 시간이 많이 걸려 한 사이클(cycle)에 인스트럭션 디코딩을 완료하기 어려워진다.

일반적으로 프리픽스의 개수에는 제한이 없으나, 이 중 실제로 유효한 프리픽스는 최대 4개뿐이다. 그러나 종래의 기술로는 프리픽스의 개수를 제한하지 않아, 프리픽스 디코딩에 시간이 많이 걸려 두 개의 인스트럭션을 동시에 디코딩 하는 이점이 사라진다는 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 코드 캐쉬의 엔드 비트 셋팅 시에 원래 프리픽스 중 유효한 프리픽스만을 코드 캐쉬에 라이트 하여, 다음 번에 같은 인스트럭션을 코드 캐쉬에서 페치(fetch)하여 디코딩할 경우에 최대 4개까지만 프리픽스를 체크(check)하면 되게 함으로서, 프리픽스 디코딩의 효율성을 높이는 프리픽스 컴팩션 방법 및 회로를 제공하는 데 있다.

도 1 은 본 발명에 따른 프리픽스 컴팩션 회로에 관한 블록도,

도 2 는 코드 캐쉬 업데이트 회로에 관한 블록도,

도 3a 는 리던던트 프리픽스가 포함된 경우에 관한 상세도,

도 3b 는 리던던트 프리픽스가 제거된 상태로 코드 캐쉬에 저장되는 형태에 관한 상세도.

도면의 주요 부분에 대한 부호의 설명

22 ... 프리픽스 레지스터23 ... 인스트럭션 시작 번지 레지스터

24 ... 코드 레지스터27 ... 라이트 및 마스크 회로

상기 과제를 달성하기 위한 본 발명은,

반도체 장치의 효율적인 디코딩을 위한 프리픽스 컴팩션 방법에 있어서, 초기 인스트럭션 디코딩시 프리픽스 중 유효한 프리픽스만을 추출하고 나머지 불필요한 프리픽스는 제거하여 코드 캐쉬에 저장하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 방법을 제공한다.

프리픽스 체크 회로; 코드 캐쉬 업데이트 회로를 포함하여 이루어진 효율적인 디코딩을 위한 프리픽스 컴팩션 회로를 제공한다.

상기 프리픽스 체크 회로는 초기 인스트럭션 디코딩시 프리픽스 중 유효한 프리픽스만을 추출한다.

상기 코드 캐쉬 업데이트 회로는 상기 프리픽스 체크 회로에서 추출된 불필요한 프리픽스를 제거하여 저장한다.

상기 프리픽스 체크 회로는 디코더에서 오는 정보 및 코드 캐쉬 업데이트 회로에 있는 프리픽스 레지스터 값을 가지고 유효한 프리픽스를 구하고, 프리픽스 레지스터 값을 업데이트한다.

바람직하게는 상기 프리픽스 체크 회로의 인스트럭션 프리픽스 중 반복되는 프리픽스의 경우에는 가장 먼저 오는 프리픽스가 유효한 프리픽스이다.

상기 프리픽스 체크 회로의 어드레스 크기 프리픽스와 오퍼랜드 크기 프리픽스 및 인스트럭션 프리픽스 중 락 프리픽스(lock prefix)는 순서에 관계없이 그 유무만을 저장한다.

상기 프리픽스 체크 회로는 최대 4바이트 프리픽스 레지스터를 셋팅한다.

상기 프리픽스 체크 회로의 프리픽스 레지스터는, 인스트럭션 프리픽스, 어드레스 사이즈 프리픽스, 오퍼랜드 사이즈 프리픽스 및 세그먼트 오버라이드 프리픽스로 구성된다.

상기 코드 캐쉬 업데이트 회로는 32비트 인스트럭션 시작 번지 레지스터, 4바이트 프리픽스 레지스터, 11바이트 코드 레지스터, 코드 캐쉬 리드/라이트 회로, 라이트 및 마스크 회로를 포함한다.

상기 코드 캐쉬 업데이트 회로의 코드 캐쉬 리드/라이트 회로는 코드 캐쉬로부터 리드하고, 라이트한다.

상기 코드 캐쉬 업데이트 회로의 라이트 및 마스크 회로는, 리드한 코드 캐쉬 라인에서 업데이트할 인스트럭션의 파트를 제외한 나머지 코드 캐쉬 라인은 바뀌지 않도록 한다.

따라서, 본 발명에 따르면 코드 캐쉬의 엔드 비트 셋팅 시에 원래 프리픽스 중 유효한 프리픽스만을 코드 캐쉬에 라이트 하여, 다음 번에 같은 인스트럭션을 코드 캐쉬에서 페치하여 디코딩할 경우에 최대 4개까지만 프리픽스를 체크하면 되게 함으로서, 디코딩 시간을 줄여 프리픽스 디코딩의 효율성을 높이고, 인스트럭션 디코딩 시간을 줄이는 프리픽스 컴팩션 방법 및 회로를 얻을 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도 1 은 본 발명에 따른 프리픽스 컴팩션 회로에 관한 블록도이다.

도면을 참조하면, 본 발명에 따른 프리픽스 컴팩션 회로는 외부 메모리(External Memory, 10), 프리페치 큐(Prefetch Queue, 16), 디코더(decoder, 17), 실행 유닛(Execution Unit, 18), 코드 캐쉬(Code cache, 14), 프리픽스 체크 회로(12), 코드 캐쉬 업데이트 회로(13)로 이루어진다.

상기 프리픽스 체크 회로는 원래 인스트럭션의 프리픽스에서 유효한 프리픽스만을 추출하기 위한 회로이다.

상기 코드 캐쉬 업데이트 회로는 이를 다시 코드 캐쉬에 라이트하기 위한 회로이다.

도 2 는 코드 캐쉬 업데이트 회로에 관한 블록도이다. 상기 코드 캐쉬 업데이트 회로는 4 바이트의 프리픽스 레지스터(22), 32 비트 인스트럭션 시작 번지 레지스터(23), 11 바이트의 코드 레지스터(24), 코드 캐쉬 리드/라이트 회로(26, 28), 라이트 및 마스크 회로(27) 등을 포함하며, 엔드 비트 셋팅도 하도록 구성된다. 처음에는 인스트럭션의 길이를 알 수 없으므로 한 바이트씩 디코딩을 하게 된다. 이때 프리픽스도 한 바이트씩 디코딩 되는데, 여기서 유효한 프리픽스만을 추출하여 프리픽스 레지스터(22)에 라이트한다. 계속해서 코드 부분을 한 바이트씩 디코딩 하면서 전체 인스트럭션의 길이를 찾아낸다. 이에 따라 코드 캐쉬(14)의 엔드 비트를 셋팅할 때 코드 캐쉬(14)의 인스트럭션 시작 번지에 유효한 프리픽스만을 가지는 인스트럭션을 라이트 하도록 하여 다음부터의 코드 캐쉬(14) 액세스(access)시에는 최대 4 바이트만 프리픽스 체크를 하면 될 수 있도록 한다.

도 3a 는 리던던트 프리픽스(redundant prefix)가 포함된 경우에 관한 상세도이다. 도면을 참조하면, 원래의 리던던트 프리픽스(필요 없는 프리픽스)가 포함된 경우 본 발명에 따른 프리픽스 컴팩션 회로를 거쳐 리던던트 프리픽스가 제거된 다음, 코드 캐쉬 내의 인스트럭션 배치가 바뀌게 된다. 도 3a 에서는 리던던트 프리픽스가 포함된 경우로 인스트럭션 n은 프리픽스와 코드로 구성되어 있다. 인스트럭션 n과 n+1의 사이에는 엔드 비트가 셋팅 되어 인스트럭션의 경계를 표시한다. 이후에 같은 인스트럭션을 코드 캐쉬에서 페치하여 디코딩할 때도 프리픽스를 하나씩 디코딩하여 리던던트 프리픽스 여부를 체크해야 하고 유효한 프리픽스를 추출해야 한다. 프리픽스중 REP 프리픽스는 가장 앞에 위치하는 프리픽스가 유효하며 SEG 프리픽스의 경우에는 가장 뒤에 위치하는 프리픽스가 유효하다. 따라서 유효한 프리픽스 체크를 위해서는 각 프리픽스의 상호 위치가 중요하며 이를 디코딩 하는데 시간이 오래 걸리게 된다.

도 3b 는 리던던트 프리픽스가 제거된 상태로 코드 캐쉬에 저장되는 형태에 관한 상세도이다. 도면을 참조하면, 불필요한 리던던트 프리픽스가 제거되어 프리픽스가 작아졌고 이에 따라 전체 인스트럭션의 길이도 짧아진다. 이때 브랜치 프리딕션(Branch prediction)을 위한 인스트럭션 시작 번지(instruction start address)는 유지되어야 하므로 프리픽스 제거에 따른 불필요한 메모리 영역까지 컴팩션(compaction)할 수는 없다. 즉, 리던던트 프리픽스가 있을 경우에는 코드 캐쉬(14)에 사용하지 않는 영역이 생길 수 있다. 위와 같이 일단 리던던트 프리픽스가 제거되면 프리픽스의 순서에 따른 영향을 체크할 필요가 없어지고, 처음 4 바이트에 대한 프리픽스 여부만 체크하면 되므로 다음의 디코딩 시에는 프리픽스 디코딩에 따른 시간 손실을 줄일 수 있다.

본 발명에 따른 효율적인 디코딩을 위한 프리픽스 컴팩션 방법 및 회로의 동작을 살펴보면 다음과 같다. 도 1 에서 처음에는 인스트럭션이 코드 캐쉬(14)에 없으므로 외부 메모리(10)에서 가져온다. 이것이 프리페치 큐(prefetch queue, 16)에 라이트 되고 이것을 한 바이트씩 리드하여 디코딩한다. 인스트럭션은 프리픽스 부분과 코드 부분으로 구성되며 먼저 프리픽스가 디코딩된다. 먼저 인스트럭션 시작 번지가 저장된다. 다음으로 디코딩된 프리픽스는 프리픽스 레지스터(도 2 의 22)에 저장되고 이것은 프리픽스 체크 회로(도 1 의 12)에서 다음 프리픽스 바이트의 디코딩 값과 비교되어 유효한 프리픽스로 결정되면, 프리픽스 레지스터(도 2 의 22)값이 업데이트(update)된다. 프리픽스가 모두 디코딩 되고 코드 부분까지 디코딩 되면, 코드 부분은 코드 레지스터(code register, 24)에 라이트된다. 유효한 프리픽스 및 코드를 찾아내면 다음 인스트럭션을 프리페치 큐(16)에서 페치하여 한 바이트씩 디코딩하는 도중에 리던던트 프리픽스가 제거된 인스트럭션을 코드 캐쉬(14)에 라이트다. 이를 위해 인스트럭션 시작 번지가 속한 코드 캐쉬(14)의 데이타를 리드하는 코드 캐쉬 리드 회로(26)와 업데이트된 결과를 다시 라이트하는 코드 캐쉬 라이트 회로(28)를 포함하고 있다. 라이트 및 마스크 회로(27)는 코드 캐쉬(14) 데이타에서 업데이트할 인스트럭션 부분을 제외한 나머지 데이타가 바뀌지 않도록 하는 마스크 회로이다.

본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 코드 캐쉬의 엔드 비트 셋팅 시에 원래 프리픽스 중 유효한 프리픽스만을 코드 캐쉬에 라이트하여, 다음 번에 같은 인스트럭션을 코드 캐쉬에서 페치하여 디코딩할 경우에 최대 4개까지만 프리픽스를 체크하면 되게 함으로서, 디코딩 시간을 줄여 프리픽스 디코딩의 효율성을 높이고, 인스트럭션 디코딩 시간을 줄이는 프리픽스 컴팩션 방법 및 회로를 제공할 수 있다.

Claims (12)

1. 반도체 장치의 효율적인 디코딩을 위한 프리픽스 컴팩션 방법에 있어서,

   초기 인스트럭션 디코딩시 프리픽스 중 유효한 프리픽스만을 추출하고 나머지 불필요한 프리픽스는 제거하여 코드 캐쉬에 저장하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 방법.
2. 반도체 장치의 효율적인 디코딩을 위한 프리픽스 컴팩션 회로에 있어서,

   프리픽스 체크 회로; 및 코드 캐쉬 업데이트 회로를 포함하여 이루어진 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
3. 제 2 항에 있어서,

   상기 프리픽스 체크 회로는 초기 인스트럭션 디코딩시 프리픽스 중 유효한 프리픽스만을 추출하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
4. 제 2 항에 있어서,

   상기 코드 캐쉬 업데이트 회로는 상기 프리픽스 체크 회로에서 추출된 불필요한 프리픽스를 제거하여 저장하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
5. 제 2 항에 있어서,

   상기 프리픽스 체크 회로는 디코더에서 오는 정보 및 코드 캐쉬 업데이트 회로에 있는 프리픽스 레지스터 값을 가지고 유효한 프리픽스를 구하고, 프리픽스 레지스터 값을 업데이트하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
6. 제 2 항에 있어서,

   상기 프리픽스 체크 회로의 인스트럭션 프리픽스 중 반복되는 프리픽스의 경우에는 가장 먼저 오는 프리픽스가 유효한 프리픽스인 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
7. 제 2 항에 있어서,

   상기 프리픽스 체크 회로의 어드레스 크기 프리픽스와 오퍼랜드 크기 프리픽스 및 인스트럭션 프리픽스 중 락 프리픽스(lock prefix)는 순서에 관계없이 그 유무만을 저장하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
8. 제 2 항에 있어서,

   상기 프리픽스 체크 회로는 최대 4바이트 프리픽스 레지스터를 셋팅하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
9. 제 2 항에 있어서,

   상기 프리픽스 체크 회로의 프리픽스 레지스터는, 인스트럭션 프리픽스, 어드레스 사이즈 프리픽스, 오퍼랜드 사이즈 프리픽스, 세그먼트 오버라이드 프리픽스로 구성된 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
10. 제 2 항에 있어서,

    상기 코드 캐쉬 업데이트 회로는 32비트 인스트럭션 시작 번지 레지스터, 4바이트 프리픽스 레지스터, 11바이트 코드 레지스터, 코드 캐쉬 리드/라이트 회로, 라이트 및 마스크 회로를 포함하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
11. 제 2 항에 있어서,

    상기 코드 캐쉬 업데이트 회로의 코드 캐쉬 리드/라이트 회로는 코드 캐쉬로부터 리드하고, 라이트하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.
12. 제 2 항에 있어서,

    상기 코드 캐쉬 업데이트 회로의 라이트 및 마스크 회로는, 리드한 코드 캐쉬 라인에서 업데이트할 인스트럭션의 파트를 제외한 나머지 코드 캐쉬 라인은 바뀌지 않도록 하는 것을 특징으로 하는 효율적인 디코딩을 위한 프리픽스 컴팩션 회로.