KR100200692B1 - Time-partition word line driving circuit - Google Patents
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Abstract
순간 최대 전류 소모를 최소화하고, 파워 소모를 분산시킬 수 있는 반도체 메모리장치의 시분할 워드선 구동 회로가 개시된다. 본 발명에 따른 시분할 워드라인 구동 회로는, 워드라인 전압을 발생하는 워드라인 전압 제너레이터, 상기 워드라인 전압을 입력으로 하여 출력신호를 활성화시키는 복수개의 프리 디코더들, 상기 프리 디코더들의 출력신호들에 응답하여 대응되는 워드라인들을 활성화시키는 로우 디코더를 구비하는 반도체 메모리장치의 워드라인 구동회로에 있어서, 상기 각각의 프리 디코더와 프리 디코더 사이에 개재되는 복수개의 지연회로들을 구비하여, 상기 반도체 메모리장치의 리프레쉬 모드 혹은 테스트 모드에서 상기 워드라인들을 순차적으로 활성화시키는 것을 특징으로 한다. 따라서, 본 발명에 의하면 워드라인을 순차적으로 구동함으로써 다수의 워드라인을 선택 하였을지라도 순간 최대 전류를 줄이고 비트라인 센싱시 발생하는 기판 노이즈 및 파워 라인의 링잉(RINGING)을 최소화할 수 있다.A time division word line driver circuit of a semiconductor memory device capable of minimizing instantaneous maximum current consumption and distributing power consumption is disclosed. A time division word line driving circuit according to the present invention includes a word line voltage generator for generating a word line voltage, a plurality of pre decoders for activating an output signal by inputting the word line voltage, and response to output signals of the pre decoders. A word line driving circuit of a semiconductor memory device having a row decoder for activating corresponding word lines, the word line driving circuit comprising: a plurality of delay circuits interposed between each of the pre decoder and the pre decoder to refresh the semiconductor memory device. The word lines may be sequentially activated in a test mode or a test mode. Therefore, according to the present invention, even if a plurality of word lines are selected by sequentially driving the word lines, it is possible to reduce the instantaneous maximum current and to minimize substrate noise and ringing of the power lines generated during bit line sensing.
Description
제1도 내지 제3도는 종래 기술의 워드라인 구동회로 및 비트라인 센싱 구동회로를 나타낸 블록도이다.1 to 3 are block diagrams showing a word line driver circuit and a bit line sensing driver circuit of the prior art.
제3도는 종래 기술의 동시에 선택되는 워드라인들이 인에이블 될 때의 반도체 메모리 장치의 동작 전류 특성을 나타낸 그래프이다.3 is a graph illustrating operating current characteristics of a semiconductor memory device when word lines selected simultaneously in the prior art are enabled.
제4도 내지 제5도는 본 발명에 의한 시분할 워드선 구동회로와 지연회로를 나타낸다.4 to 5 show a time division word line driver circuit and a delay circuit according to the present invention.
제6도 내지 제7도는 본 발명에 의한 비트라인 센싱 구동회로와 지연회로를 나타낸다.6 to 7 illustrate a bit line sensing driving circuit and a delay circuit according to the present invention.
제8도는 본 발명에 의한 시분할 워드라인 구동회로를 동작시킬 때의 타이밍도이다.8 is a timing diagram when operating the time division word line driver circuit according to the present invention.
제9도는 본 발명에 의한 시분할 워드라인 구동회로를 동작시킬 때의 반도체 메모리 장치의 동작 전류 특성을 나타낸 그래프이다.9 is a graph showing the operating current characteristics of the semiconductor memory device when operating the time division word line driver circuit according to the present invention.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 워드라인 구동 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a word line driver circuit of a semiconductor memory device.
일반적으로 반도체 메모리 장치의 특정 셀을 엑세스하기 위해서는 X-어드레스에 의해 워드라인을 선택한 뒤 Y-어드레스에 비해 비트라인을 선택한다. 이때 동시에 선택되는 워드라인 갯수에 의해 활성화 사이클 횟수가 결정된다.In general, in order to access a specific cell of a semiconductor memory device, a word line is selected by an X-address, and a bit line is selected compared to a Y-address. At this time, the number of activation cycles is determined by the number of word lines simultaneously selected.
제1도는 종래 기술의 워드라인 구동회로를 나타낸 블록도이다.1 is a block diagram showing a word line driver circuit of the prior art.
통상의 리드/라이트 동작에서 하나의 X-어드레스 선택시 메모리 블록1(13), 블록3(17)이 활성화 블록일 때, ΦXE 신호가 활성화되면 워드라인 전압 제너레이터(1) 동작하여 ΦX 레벨을 생성하고 ΦXi 프리 디코더1(3), 프리 디코더3(7)이 동작하여 메모리 블록1(13), 블록3(17)의 워드라인 동시에 선택된다. 즉, 워드라인 전압 제너레이터(1)로부터 ΦX신호가 프리디코더(3,5,7,9)에 인가되어 로우 디코더(11)에서 워드라인을 선택하게 된다.In the normal read / write operation, when the memory blocks 1 (13) and 3 (17) are active blocks when one X-address is selected, the word line voltage generator (1) operates to generate the Φ X level when the Φ XE signal is activated. And the pre- decoder 3 (7) and the pre-decoder 3 (7) are operated to simultaneously select the word lines of the memory blocks 1 (13) and 3 (17). That is, the signal ΦX is applied from the word line voltage generator 1 to the predecoder 3, 5, 7, and 9 so that the row decoder 11 selects a word line.
메모리 장치가 고집적도로 되어 갈수록 활성화 사이클 횟수가 증가하므로 특정 메모리 셀 테스트 패턴 및 리프레쉬 시간이 증가하게 된다. 따라서, 리프레쉬 테스트동작에서 리프레쉬 및 특정 테스트 패턴 동작시간을 줄이기 위해 하나의 X-어드레스에 의해 동시에 선택되는 워드라인 갯수를 증가 시키게 된다.As memory devices become more dense, the number of activation cycles increases, increasing the specific memory cell test pattern and refresh time. Therefore, in the refresh test operation, the number of word lines simultaneously selected by one X-address is increased to reduce the refresh time and the specific test pattern operation time.
하지만, 선택되는 워드라인 갯수를 많게 할수록 비트라인 센싱 전류는 증가하고, 또한 순간 최대 전류도 증가하게 된다. 이때 발생한 순간 최대 전류가 기판 노이즈 및 파워 라인의 링잉(RINGING)을 유발하여 반도체 메모리 칩에 피드백되어 오동작을 일으킬 수 있다.However, as the number of selected word lines increases, the bit line sensing current increases and the instantaneous maximum current also increases. The instantaneous current generated at this time may cause substrate noise and ringing of the power line to be fed back to the semiconductor memory chip, thereby causing a malfunction.
제2도는 종래 기술의 비트라인 센싱 구동회로를 나타낸 블록도이다.2 is a block diagram illustrating a conventional bit line sensing driving circuit.
도면에서와 같이, 리프레쉬 혹은 테스트 모드에서 선택되는 워드라인에 동기되어 선택된 메모리 블록 전체에서 동시에 비트라인 센싱이 이루어지도록 하면 피크 전류도 증가하고 또한 먼저 선택된 메모리 블록에서는 비트라인과 비트라인바 라인간의 낮은 저위차에 의해 소프트 에러등을 유발할 수 있다.As shown in the figure, when the bit line sensing is simultaneously performed across the selected memory block in synchronization with the word line selected in the refresh or test mode, the peak current also increases, and the low between the bit line and the bit line bar line in the first selected memory block. Low differences can cause soft errors.
제3도는 종래 기술의 동시에 선택되는 워드라인들이 인에이블 될 때의 반도체 메모리 장치의 동작 전류 특성을 나타낸 그래프이다.3 is a graph illustrating operating current characteristics of a semiconductor memory device when word lines selected simultaneously in the prior art are enabled.
구체적으로, 종래의 워드라인 구동회로 및 비트라인 센싱 구동회로에서 리프레쉬 모드 혹은 테스트 모드에서 동시에 선택되는 워드라인들이 인에이블될 때의 반도체 메모리 장치의 동작 전류 특성을 나타낸다. 도면으로부터 알 수 있듯이, 전류의 피크 값이 다소 높은 수치를 나타낸다.Specifically, in the conventional word line driving circuit and the bit line sensing driving circuit, the operating current characteristics of the semiconductor memory device when the word lines simultaneously selected in the refresh mode or the test mode are enabled. As can be seen from the figure, the peak value of the current shows a rather high value.
따라서 비트라인 센싱이 발생하는 기판 노이즈 및 파워 라인의 링잉(RINGING)을 최소화하기 위해서는, 하나의 X-어드레스에 의해 선택되는 워드라인들을 순차적으로 활성화시켜 비트라인 센싱 전류를 분산시켜 순간 최대 전류 소모를 최소화하고, 파워 소모를 분산시켜야 한다.Therefore, in order to minimize substrate noise and ringing of power lines where bit line sensing occurs, word lines selected by one X-address are sequentially activated to distribute bit line sensing currents to reduce instantaneous maximum current consumption. Minimize power dissipation.
따라서, 본 발명의 목적은 상기 문제점을 극복하여 순간 최대 전류 소모를 최소화하고, 파워 소모를 분산시킬 수 있는 시분할 워드라인 구동회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a time division word line driving circuit capable of overcoming the above problems, minimizing the instantaneous maximum current consumption and distributing power consumption.
상기 목적을 달성하기 위한 본 발명에 따른 시분할 워드라인 구동회로는, 워드라인 전압을 발생하는 워드라인 전압 제너레이터, 상기 워드라인 전압을 입력으로 하여 출력신호를 활성화시키는 복수개의 프리 디코더들, 상기 프리디코더들의 출력신호들에 응답하여 대응되는 워드라인들을 활성화시키는 로우 디코더를 구비하는 반도체 메모리장치의 워드라인 구동회로에 있어서, 상기 각각의 프리 디코더와 프리 디코더 사이에 개재되는 복수개의 지연회로들을 구비하여, 상기 반도체 메모리장치의 리프레쉬 모드 혹은 테스트 모드에서 상기 워드라인들을 순차적으로 활성화시키는 것을 특징으로 한다.A time division word line driving circuit according to the present invention for achieving the above object is a word line voltage generator for generating a word line voltage, a plurality of pre decoders for activating an output signal by inputting the word line voltage, the predecoder A word line driving circuit of a semiconductor memory device having a row decoder for activating corresponding word lines in response to output signals of the same, comprising: a plurality of delay circuits interposed between the respective pre decoders and the pre decoders, The word lines may be sequentially activated in a refresh mode or a test mode of the semiconductor memory device.
바람직한 실시예에 의하면, 상기 지연회로는, 상기 리프레쉬 모드 혹은 테스트모드에서 활성화되는 리프레쉬/테스트 모드신호와 상기 워드라인 전압을 입력으로 하는 NAND게이트; 상기 NAND게이트의 출력을 입력으로하는 지연 수단; 상기 지연 수단의 출력의 레벨을 쉬프트하는 제1 레벨 쉬프터; 상기 워드라인 전압 신호에 응답하여 상기 제1 레벨쉬트터의 출력을 출력단으로 릴레이하는 릴레이; 상기 워드라인 전압 신호와 상기 릴레이의 출력을 각각 전송하는 한쌍의 전송 게이트; 및 상기 워드라인 전압 신호와 상기 리프레쉬/테스트 모드신호를 입력으로하여 상기 한쌍의 전송게이트의 개폐를 제어하는 제2 레벨 쉬프터를 구비한다.According to a preferred embodiment, the delay circuit comprises: a NAND gate which receives a refresh / test mode signal and the word line voltage which are activated in the refresh mode or the test mode; Delay means for inputting an output of the NAND gate; A first level shifter for shifting the level of the output of the delay means; A relay configured to relay an output of the first level sheet to an output terminal in response to the word line voltage signal; A pair of transmission gates respectively transmitting said wordline voltage signal and an output of said relay; And a second level shifter configured to control opening and closing of the pair of transfer gates by inputting the word line voltage signal and the refresh / test mode signal.
따라서, 본 발명에 의하면 워드라인을 순차적으로 구동함으로써 다수의 워드라인을 선택하였을지라도 순간 최대 전류를 줄이고 비트라인 센싱시 발생하는 기판 노이즈 및 파워 라인의 링잉(RINGING)을 최소화할 수 있다.Therefore, according to the present invention, even if a plurality of word lines are selected by sequentially driving the word lines, it is possible to reduce the instantaneous maximum current and to minimize substrate noise and ringing of the power lines generated during bit line sensing.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제4도는 본 발명에 의한 지연회로를 포함하는 시분할 워드선 구동회로를 나타낸다.4 shows a time division word line driver circuit including a delay circuit according to the present invention.
제4도를 참조하면, 정상 리드/라이트 동작에서 하나의 X-어드레스 선택시 메모리 블록1(63)과 메모리 블록3(67)이 활성화 블록이라고 할때, ΦXE 신호가 활성화되어 워드라인 전압 제너레이터(51)가 동작하고 출력인 워드라인 전압(ΦX) 레벨을 생성한다. 이때 ΦX는 지연없이 지연회로(54,56,58)를 통해 전달되고, ΦXi 프리디코더1(53)과 프리디코더3(57)이 동작하여 이들의 출력(ΦX1,ΦX3)을 활성화시키고, 로우디코더(61)이 상기 출력(ΦX1,ΦX3)에 응답하여 워드라인 1(W/L1)과 워드라인3(W/L3)을 동시에 선택한다.Referring to FIG. 4, when the memory block 1 63 and the memory block 3 67 are active blocks when one X-address is selected in the normal read / write operation, the ΦXE signal is activated to generate a word line voltage generator ( 51 operates to generate the word line voltage ΦX level that is the output. At this time, ΦX is transmitted through the delay circuit 54, 56, 58 without delay, ΦXi predecoder 1 (53) and predecoder 3 (57) operates to activate their output (ΦX1, ΦX3), low decoder 61 simultaneously selects word line 1 (W / L1) and word line 3 (W / L3) in response to the outputs ΦX1 and ΦX3.
그러나, 리프레쉬 모드 혹은 테스트 모드에서는 하나의 X-어드레스에 의해 워드라인 전압 제너레이터(51)의 출력 ΦX 신호가 ΦXi 프리 디코더1(53)의 입력으로 들어가 출력인 ΦX1이 활성화됨으로써 로우디코더(61)에 의해 워드라인 1(W/L1)이 선택되고, 또한 지연회로(54,56,58)에 의해 순차적으로 지연된 ΦXDi(i=1~3) 신호가 각각 ΦXi 프리디코더 2,3,4(55,57,59)에 순차적으로 입력되어 이들의 출력(ΦX2,ΦX3,ΦX4)가 순차적으로 활성화되면 이에 따라 워드라인2,3,4(W/L2,W/L3,W/L4)가 순차적으로 선택되게 한다. 즉 워드라인2,3,4(W/L2,W/L3,W/L4)가 순차적으로 활성화되게 된다. 여기서 ΦRFT 신호는 리프레쉬 모드 혹은 테스트 모드 인에이블 신호를 나타낸다.However, in the refresh mode or the test mode, the output ΦX signal of the word line voltage generator 51 enters the input of the ΦXi predecoder 1 53 by one X-address, and the output ΦX1 is activated, thereby providing the low decoder 61 with the low decoder 61. Word line 1 (W / L1) is selected, and the ΦXDi (i = 1 to 3) signals sequentially delayed by the delay circuits 54, 56, and 58 are respectively ΦXi predecoder 2, 3, 4 (55, 57, 59) are sequentially input, and when their outputs (ΦX2, ΦX3, ΦX4) are activated sequentially, the word lines 2, 3, 4 (W / L2, W / L3, W / L4) are selected sequentially. To be. That is, word lines 2, 3, and 4 (W / L2, W / L3, and W / L4) are sequentially activated. Here, the ΦRFT signal represents a refresh mode or test mode enable signal.
다시말해, 정상 리드/라이트 동작시는 스피드 손실 없이 메모리 블록1,3(63,67)의 워드라인(W/L1,W/L3)동시에 선택되고, 리프레쉬 혹은 테스트 모드에서는 메모리 블록1,2,3,4(63,64,67,69)의 워드라인(W/L1,W/L2,W/L3,W/L4)이 지연회로에 의해 순차적으로 선택되게하여, 리프레쉬 소요 시간 및 특정 패턴의 테스트 소요 시간을 줄이고, 또한 순간 최대 전류 소모도 최소화 시킨다.In other words, the word lines (W / L1, W / L3) of the memory blocks 1, 3 (63, 67) are simultaneously selected in the normal read / write operation, and the memory blocks 1, 2, 3, 4 (63, 64, 67, 69) word lines (W / L1, W / L2, W / L3, W / L4) are sequentially selected by the delay circuit, so that the refresh time and the specific pattern Reduces test time and also minimizes instantaneous maximum current consumption.
제5도는 제4도에 도시된 지연회로, 즉 워드라인 전압 지연회로의 실시예를 나타낸다.FIG. 5 shows an embodiment of the delay circuit shown in FIG. 4, that is, the word line voltage delay circuit.
제5도는 정상동작시에는 지연시간없이 선택된 블록에서 워드라인 선택 및 비트라인 센싱이 동시에 이루어 지도록 하고, 리프레쉬 모드 혹은 테스트 모드에서만 순차적으로 워드라인들을 동작시키고 비트라인 센싱을 동기시키기 위한 지연회로의 일실시예를 보여주고 있다. 즉, 각 메모리 블록마다 워드라인이 인에이블된 후 일정한 시간뒤에 비트라인 센싱이 진행될 수 있도록, 제5도의 지연회로와 제6도에 도시된 비트라인 센싱 구동회로에서 사용하는 지연회로(102,104,106)가 동일한 지연시간을 갖도록 하였다. 또한 부스팅된 ΦX 레벨이 레벨손실 없이 전달될 수 있도록 레벨쉬프터(87)을 사용하였다. 여기에서 ΦRFT 신호는 WCBR(WriteBefore) 혹은 CBR(Before) 사이클등 특정 사이클에 의해 리프레쉬 모드 혹은 테스트 모드를 나타내는 신호이다.5 is a delay circuit for simultaneously performing word line selection and bit line sensing in a selected block without delay in normal operation, and sequentially operating word lines and synchronizing bit line sensing only in a refresh mode or a test mode. An example is shown. That is, the delay circuits 102, 104, and 106 used in the delay circuit of FIG. 5 and the bit line sensing driving circuit of FIG. 6 are designed so that bit line sensing can be performed after a predetermined time after the word lines are enabled for each memory block. The same delay time was made. In addition, the level shifter 87 was used so that the boosted ΦX level could be delivered without level loss. Here the ΦRFT signal is WCBR (Write Before ) Or CBR ( Before ) A signal indicating the refresh mode or the test mode by a specific cycle, such as a cycle.
제5도를 참조하면, 상기 지연회로는, 워드라인 전압 신호(ΦX)와 리프레쉬/테스트 모드신호(ΦRFT)을 입력으로하는 NAND게이트(82), 상기 NAND게이트의 출력을 입력으로하는 소정의 지연 수단(83,84,85), 상기 지연 수단의 출력을 입력으로하는 제1 레벨 쉬프터(87), 상기 제1 레벨 쉬프터의 출력을 입력으로하는 릴레이(89,91), 상기 워드라인 전압 신호(ΦX)와 상기 릴레이(91)의 출력을 각각 전송하는 한쌍의 전송 게이트(95,93), 및 워드라인 전압 신호(ΦX)와 리프레쉬/테스트 모드신호(ΦRFT)를 입력으로하여 상기 한쌍의 전송게이트(95,93)의 개폐를 제어하는 제2 레벨 쉬프터(97)로 구성된다.Referring to FIG. 5, the delay circuit includes a NAND gate 82 for inputting a word line voltage signal ΦX and a refresh / test mode signal ΦRFT, and a predetermined delay for inputting an output of the NAND gate. Means 83, 84, 85, a first level shifter 87 for inputting the output of the delay means, relays 89, 91 for inputting the output of the first level shifter, and the wordline voltage signal ( A pair of transfer gates 95 and 93 which respectively transmit ΦX and the output of the relay 91, and the pair of transfer gates by inputting a word line voltage signal ΦX and a refresh / test mode signal ΦRFT. And a second level shifter 97 for controlling opening and closing of the 95 and 93.
제6도는 본 발명에 의한 비트라인 센싱 구동회로를 나타낸 회로도이다.6 is a circuit diagram illustrating a bit line sensing driving circuit according to the present invention.
제6도를 참조하면, 상기 비트라인 센싱 구동회로는, 제4도에 도시된 메모리 블록1,2,3,4(63,65,67,69)의 워드라인(W/L1,W/L2,W/L3,W/L4)에 연결된 메모리셀의 데이터를 각각 센싱하는 센스앰프들(101 내지 107)과, 비트라인 센싱 인에이블 신호(S)를 지연시키는 지연회로들(102,104,106)을 포함한다.Referring to FIG. 6, the bit line sensing driving circuit may include word lines W / L1 and W / L2 of the memory blocks 1, 2, 3, and 4 (63, 65, 67, and 69) shown in FIG. And sense amplifiers 101 to 107 for sensing data of memory cells connected to W / L3 and W / L4, respectively, and delay circuits 102, 104 and 106 for delaying the bit line sensing enable signal S. .
좀더 설명하면, 리프레쉬 모드 혹은 테스트 모드 인에이블 신호 ΦRFT가 인에이블될 때, 지연회로들(102,104,106)에 의해 비트라인 센싱 인에이블 신호(S)가 순차적으로 지연회고, 센스앰프들(101 내지 107)은 비트라인 센싱 인에이블 신호(S) 및 지연회로들(102,104,106)의 출력신호들 SDi(i=1~3) 신호에 의해 순차적으로 응답하여 순차적으로 비트라인 센싱을 수행한다. 즉 제4도에서는 ΦX가 지연회로(54,56,58)을 통해 순차적으로 지연된 ΦXDi(i=1~3) 신호에 의해 순차적으로 워드라인이 인에이블 되고, 제6도에서는 S가 지연회로(102,104,106)을 통해 순차적으로 지연된 SDi(i=1~3)에 의해 순차적으로 비트라인 센싱이 이루어진다.More specifically, when the refresh mode or the test mode enable signal Φ RFT is enabled, the bit line sensing enable signal S is sequentially delayed by the delay circuits 102, 104, and 106, and the sense amplifiers 101 through 107. In response to the bit line sensing enable signal S and the output signals SDi (i = 1 to 3) of the delay circuits 102, 104, and 106, the bit line sensing is sequentially performed. That is, in FIG. 4, the word lines are sequentially enabled by the Φ XDi (i = 1 to 3) signals in which Φ X is sequentially delayed through the delay circuits 54, 56, and 58. In FIG. Bitline sensing is sequentially performed by SDi (i = 1 to 3) sequentially delayed through 102, 104 and 106.
제7도는 제6도에 도시된 지연회로, 즉 비트라인 센싱 인에이블 지연회로의 실시예를 나타낸다.FIG. 7 shows an embodiment of the delay circuit shown in FIG. 6, that is, the bit line sensing enable delay circuit.
상술하였듯이, 각 메모리 블록마다 워드라인이 인에이블된 후 일정한 시간뒤에 비트라인 센싱이 진행될 수 있도록 제5도의 지연회로와 제7도의 지연회로가 동일한 지연시간을 갖도록 하였다.As described above, the delay circuit of FIG. 5 and the delay circuit of FIG. 7 have the same delay time so that bit line sensing may proceed after a predetermined time after the word line is enabled for each memory block.
제7도를 참조하면, 상기 비트라인 센싱 인에이블 지연회로는, 비트라인 센싱 인에이블 신호(S)를 입력으로하고 리프레쉬/테스트 모드신호(ΦRFT)를 제어 신호로 하는 한쌍의 전송 게이트(113,115)를 포함하고, 상기 하나의 전송게이트(113) 출력은 지연회로(117)을 통해 지연되어 출력신호(SD)로서 출력되고 다른 하나의 전송게이트(115)의 출력은 지연없이 직접 출력신호(SD)로서 출력되도록 구성된다.Referring to FIG. 7, the bit line sensing enable delay circuit includes a pair of transmission gates 113 and 115 that input a bit line sensing enable signal S and use a refresh / test mode signal Φ RFT as a control signal. Wherein the output of the one transmission gate 113 is delayed through the delay circuit 117 and output as the output signal SD, and the output of the other transmission gate 115 is the direct output signal SD without delay. It is configured to output as.
제8도는 제4도에 도시된 본 발명에 의한 시분할 워드라인 구동회로와 제6도에 도시된 본 발명에 의한 비트라인 센싱 구동회로를 동작시킬 때의 타이밍도이다.FIG. 8 is a timing diagram when operating the time division word line driving circuit according to the present invention shown in FIG. 4 and the bit line sensing driving circuit according to the present invention shown in FIG.
ΦRFT는 리프레쉬/테스트 모드 신호, ΦX는 워드라인 전압 신호, ΦXDi(i=1~3)는 ΦX의 지연신호, W/Li(i=1~4)는 워드라인 신호, S는 센싱 인에이블 신호, SDi(i=1~4)는 S는 신호를 나타낸다.ΦRFT is a refresh / test mode signal, ΦX is a wordline voltage signal, ΦXDi (i = 1 to 3) is a delay signal of ΦX, W / Li (i = 1 to 4) is a wordline signal, and S is a sensing enable signal , SDi (i = 1 to 4), S represents a signal.
제9도는 본 발명에 의한 시분할 워드라인 구동회로를 동작시킬 때의 반도체 메모리 장치의 동작 전류 특성을 나타낸 그래프이다.9 is a graph showing the operating current characteristics of the semiconductor memory device when operating the time division word line driver circuit according to the present invention.
참조도면의 동작 전류특성으로부터 본 발명에 의한 시분할 워드라인 구동회로를 동작시킴으로써 순간 최대 전류를 줄이고, 이에 따라 파워 라인의 노이즈를 줄일 수 있음을 알 수 있다.It can be seen from the operating current characteristics of the reference figure that the instantaneous maximum current is reduced by operating the time division word line driving circuit according to the present invention, thereby reducing the noise of the power line.
따라서, 본 발명에 의하면 워드라인을 순차적으로 구동함으로써 다수의 워드라인을 선택하였을지라도 순간 최대 전류를 줄이고 비트라인 센싱이 발생하는 기판 노이즈 및 파워 라인의 링잉(RINGING)을 최소화할 수 있다.Therefore, according to the present invention, even if a plurality of word lines are selected by sequentially driving the word lines, it is possible to reduce the instantaneous maximum current and to minimize the ringing of the power lines and the substrate noise in which bit line sensing occurs.
또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.In addition, the present invention is not limited to the above embodiments, and it is apparent that various modifications are possible by those skilled in the art within the technical idea of the present invention.
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