KR100200306B1 - Polysilicon layer manufacturing method - Google Patents
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Abstract
본 발명은 반도체소자의 저저항 폴리실리콘층 제조방법에 관한 것으로, 열처리 온도를 낮추어 열이력을 줄이면서 동시에 고온 열처리에서와 같은 정도의 비저항을 얻도록 결정화에 충분한 열적 에너지를 공급하기 위해서 불순물이 도프된 비정질 실리콘층을 증착하고, 열처리 온도까지 급속한 온도 기울기를 가지고 일정온도까지 상승시킨 다음, 열처리하여 그레인이 조대한 폴리실리콘층을 형성하는 방법이다.The present invention relates to a method for manufacturing a low-resistance polysilicon layer of a semiconductor device, in which impurities are doped to supply sufficient thermal energy for crystallization so as to reduce the thermal history by reducing the heat treatment temperature and at the same time obtain a specific resistance as high temperature heat treatment. A method of forming a polysilicon layer having coarse grains is deposited by depositing the amorphous silicon layer, raising the temperature to a certain temperature with a rapid temperature gradient to the heat treatment temperature, and then heat treating the same.
Description
제1도는 불순물이 도프된 폴리실리콘층을 증착하고, 열처리하는 온도에 따라 면 저항이 달라지는 것을 도시한 도면.1 is a view showing that the surface resistance varies depending on the temperature of depositing a polysilicon layer doped with impurities and heat treatment.
제2도 및 제3도는 본 발명의 실시예에 의해 도프된 비정질 실리콘층을 증착하고, 급속한 온도 기울기를 가지고 600-650℃ 까지 상승시킨 다음, 열처리하여 그레인이 조대한 폴리실리콘층을 형성한 것을 도시한 단면도.2 and 3 illustrate the deposition of an amorphous silicon layer doped in accordance with an embodiment of the present invention, raising the temperature to 600-650 ° C. with a rapid temperature gradient, followed by heat treatment to form a coarse polysilicon layer. Shown cross section.
제4도 내지 제6도는 본 발명에 의해 제조되는 저저항의 폴리실리콘층을 디램의 비트라인과 저장전극에 적용한 것을 도시한 단면도.4 to 6 are cross-sectional views showing the low-resistance polysilicon layer manufactured by the present invention applied to the bit line and the storage electrode of the DRAM.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체 기판 2 : 필드산화막1 semiconductor substrate 2 field oxide film
3 : 소오스 확산영역 4 : 드레인 확산영역3: source diffusion region 4: drain diffusion region
5 : 게이트 산화막 6 : 게이트 전극5 gate oxide film 6 gate electrode
7 : 제1 층간절연막 8 : 비트라인7: first interlayer insulating film 8: bit line
9 : 제2 층간절연막 10 : 저온 산화막9 second interlayer insulating film 10 low temperature oxide film
11 : 비정질 실리콘층 12 : 유전체막11 amorphous silicon layer 12 dielectric film
20 : 하부층 21 : 비정질 실리콘층20: lower layer 21: amorphous silicon layer
22 : 폴리실리콘층22: polysilicon layer
본 발명은 반도체소자의 저저항 폴리실리콘층 제조방법에 관한 것으로, 특히, 불순물이 도프된 실리콘층을 비정질 상태(amorphous-Si : 이하에서 비정질 실리콘이라함)로 증착한 후, 고체 상 결정화(solid phase crystallization)를 통하여 저저항 폴리실리콘층으로 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a low resistance polysilicon layer of a semiconductor device, and in particular, after depositing a silicon layer doped with impurities in an amorphous state (hereinafter referred to as amorphous silicon), solid phase crystallization (solid It relates to a method for producing a low resistance polysilicon layer through phase crystallization).
일반적으로, 반도체소자에는 여러 가지 전도성 막들이 사용되는데, 금속을 제외하고 가장 일반적으로 사용되는 것이 도프된 폴리실리콘층이다. 이러한 도프된 폴리실리콘층이 게이트 전극으로 사용되는 경우에는 낮은 비저항을 지녀야 하며, 비트라인 및 저장전극으로 사용될 경우에는 비트라인 콘택 및 저장전극 콘택을 통하여 저부에 있는 반도체기판의 접합층으로 확산되어 들어가는 불순물의 양을 작게 조절해야 한다. 이러한 목적을 달성하기 위해서는 반도체 전 공정을 통하여 작은 열이력(thermal budget)을 가져야 한다.Generally, various conductive films are used for semiconductor devices, and the most commonly used except for metal is a doped polysilicon layer. When the doped polysilicon layer is used as a gate electrode, the doped polysilicon layer must have a low specific resistance, and when used as a bit line and a storage electrode, the doped polysilicon layer diffuses into the junction layer of the semiconductor substrate at the bottom through the bit line contact and the storage electrode contact. The amount of impurities must be controlled small. In order to achieve this purpose, it is necessary to have a small thermal budget through the entire semiconductor process.
실리콘에 불순물을 첨가하여 비저항을 낮추는 일반적인 방법으로 이온을 주입하는 방법, 불순물을 확산시키는 방법 등이 사용되고 있다. 그러나 이러한 방법들은 900℃ 또는 그 이상의 후속 열처리 공정을 필요로 하므로 고집적 소자의 적용에는 한계가 있다. (제1도 참조)As a general method of adding impurity to silicon to lower the specific resistance, a method of implanting ions or a method of diffusing impurities is used. However, these methods require a subsequent thermal treatment of 900 ° C. or higher, which limits the application of highly integrated devices. (See Figure 1)
제1도는 불순물이 도프된 폴리실리콘층을 증착하고, 열처리하는 온도에 따라 면 저항이 달라지는 것을 도시한 단면도로서, 일반적으로 850-900℃의 온도에서 면저항이 최소화됨을 도시한다.1 is a cross-sectional view showing that the sheet resistance varies depending on the temperature at which the impurity-doped polysilicon layer is deposited and heat treated, and shows that the sheet resistance is generally minimized at a temperature of 850-900 ° C.
이러한 한계를 극복하기 위해서 실리콘에 불순물을 첨가하여 비저항을 낮추는 방법으로 증착할 때 불순물을 첨가하는 인-시투(In-citu) 도핑법이 많이 사용되고 있다. 이러한 인-시투 불순물 예를 들어 인 또는 보론(phosphorus 또는 boron)이 도프된 실리콘의 경우 전도성 박막의 특성은 증착온도와 불순물 종류, 그리고 박막의 두께 등에 의해 많은 영향을 받게 된다. 낮은 비저항을 얻기 위한 방법 중의 하나로 비정질 실리콘상으로 증착한 후 후속 열처리를 통하여 실리콘 재결정화(recrystallization or solid phase crsytallization)시켜 조대한 그레인을 갖은 폴리실리콘층을 얻는 방법이 사용되고 있다. 보다 낮은 비저항을 얻기 위해서는 더 낮은 온도에서 증착한 후 결정화될 수 있는 최저의 온도에서 재결정화를 하는 것이 유리하다.In order to overcome these limitations, in-citu doping is commonly used to add impurities when depositing by adding impurities to silicon to lower specific resistance. In the case of such in-situ impurity, for example, silicon doped with phosphorus or boron (phosphorus or boron), the characteristics of the conductive thin film are affected by the deposition temperature, the impurity type, and the thickness of the thin film. As one of methods for obtaining low resistivity, a method of obtaining polysilicon layer having coarse grains by depositing onto amorphous silicon and then recrystallization or solid phase crsytallization through subsequent heat treatment is used. In order to obtain a lower resistivity it is advantageous to deposit at a lower temperature and then recrystallize at the lowest temperature that can be crystallized.
현재 인-시투 도프된 비정질 실리콘층 증착하는 소오스 개스로는 SiH4, Si2H6, PH3, BF4등이 있다.Current source gases for depositing an in-situ doped amorphous silicon layer include SiH 4 , Si 2 H 6 , PH 3 , BF 4, and the like.
SiH4를 이용하여 증착하는 경우에는 증착 속도 때문에 증착 온도를 500℃ 미만으로 가져갈 수 없으며 대량 생산을 생각하면 550℃ 미만으로 가져가는 것도 어렵다. Si2H6를 이용하여 증착하는 경우에는 높은 반응성 때문에 SiH4의 경우보다 낮은 온도에서 증착이 가능하나 높은 증착 속도 때문에 균일성(uniformity)을 맞추기 힘들다는 단점이 있으며, 이 또한 대량 생산의 관점에서는 좋은 성질이 아니다.In the case of deposition using SiH 4 , it is difficult to bring the deposition temperature below 500 ° C. due to the deposition rate, and to bring it below 550 ° C. considering mass production. In the case of deposition using Si 2 H 6 , it is possible to deposit at a lower temperature than in SiH 4 because of high reactivity, but it is difficult to achieve uniformity due to the high deposition rate. Not a good temper.
종래에는 인-시투 도프된 폴리실리콘층의 비저항을 줄이기 위해, 먼저 비정질 실리콘을 증착한 후 800℃ 이상의 높은 온도에서 열처리하여 결정화시켰다. 그러나 이러한 고온 열처리는 높은 열이력을 야기시켜 트랜지스터의 열화를 가져오게 되므로 보다 낮은 온도에서 결정화하는 방법이 필요하다.Conventionally, in order to reduce the resistivity of an in-situ doped polysilicon layer, amorphous silicon is first deposited and then crystallized by heat treatment at a high temperature of 800 ° C. or higher. However, such a high temperature heat treatment causes a high thermal history, resulting in deterioration of the transistor, so a method of crystallizing at a lower temperature is required.
따라서, 본 발명은 열처리 온도를 낮추어 열이력을 줄이면서 동시에 고온 열처리에서와 같은 정도의 비저항을 얻도록 결정화에 충분한 열적 에너지를 공급하기 위해서 불순물이 도프된 비정질 실리콘층을 증착하고, 열처리 온도까지 급속한 온도 기울기(Rapid Thermal Ramping)를 가지고 폴리실리콘층을 형성하는 방법을 제공하는데 그 목적이 있다.Therefore, the present invention deposits an amorphous silicon layer doped with impurities in order to reduce the thermal history by reducing the heat treatment temperature and at the same time provide sufficient thermal energy for crystallization so as to obtain the same resistivity as in the high temperature heat treatment, and rapidly to the heat treatment temperature. It is an object of the present invention to provide a method for forming a polysilicon layer with rapid thermal ramping.
상기한 목적을 달성하기 위한 본 발명은 폴리실리콘 제조방법에 있어서,The present invention for achieving the above object in the polysilicon manufacturing method,
반도체기판 또는 절연막 상부에 도프된 비정질 실리콘층을 증착하는 단계와,Depositing a doped amorphous silicon layer on the semiconductor substrate or the insulating film;
상기 비정질 실리콘층을 25-35℃/min 정도의 급속한 온도 기울기를 가지고 600-650℃ 까지 온도를 상승시킨 다음, 약 30-60분간 열처리하여 그레인이 조대한 폴리실리콘층을 형성하는 것을 특징으로 한다.The amorphous silicon layer is heated to a temperature of 600-650 ° C. with a rapid temperature gradient of about 25-35 ° C./min, and then heat-treated for about 30-60 minutes to form a coarse polysilicon layer. .
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도 및 제3도는 본 발명의 제1 실시예에 의해 저저장의 폴리실리콘층을 형성한 것을 도시한 단면도이다.2 and 3 are cross-sectional views showing the formation of a low storage polysilicon layer according to the first embodiment of the present invention.
제2도는 하부층(20) 예를들어 반도체기판 또는 절연막 상부에 SiH4를 이용하여 550℃ 이하에서 1500Å 두께로 인(phosphorous)이 도프된 비정질 실리콘층(21)을 증착한 단면도이다.FIG. 2 is a cross-sectional view of depositing an amorphous silicon layer 21 doped with phosphorus at a thickness of 1500 에서 at 550 ° C. or lower using SiH 4 on a lower layer 20, for example, a semiconductor substrate or an insulating layer.
제3도는 상기 비정질 실리콘층(21)을 25-35℃/min 정도의 급속한 온도 기울기를 가지고 600-650℃ 까지 상승시킨 다음, 약 30-60분간 열처리하여 그레인이 조대한 폴리실리콘층(22)을 형성한 것을 도시한 단면도이다.3 shows that the amorphous silicon layer 21 is raised to 600-650 ° C. with a rapid temperature gradient of about 25-35 ° C./min, and then heat-treated for about 30-60 minutes to obtain coarse grained polysilicon layer 22. It is sectional drawing which formed.
상기한 본 발명에 의해 제조되는 폴리실리콘층(22)은 면저항이 57(Ω/□)정도가 된다. (제1도 참조)The polysilicon layer 22 produced by the present invention described above has a sheet resistance of about 57 (? / □). (See Figure 1)
제4도 내지 제6도는 본 발명에 의해 제조되는 저저항의 폴리실리콘층을 디램의 비트라인과 저장전극에 적용한 것을 도시한 단면도이다.4 to 6 are cross-sectional views showing the low-resistance polysilicon layer manufactured by the present invention applied to the bit line and the storage electrode of the DRAM.
제4도는 반도체 기판(1)위에 필드 산화막(2) 및 트랜지스터 구성요소인 소오스 확산영역(3), 드레인 확산영역(4), 게이트 산화막(5), 게이트 전극(6)를 형성한 후 제1 층간절연막(7)을 형성한 다음, 비트라인 콘택 마스크를 이용한 식각 공정으로 상기 트랜지스터의 드레인 확산영역(4)이 콘택홀을 형성하고, 전체적으로 SiH4를 이용하여 550℃ 이하에서 인-시투 도프된 비정질 실리콘으로 증착하고, 비트라인 패턴 공정으로 상기 비정질 실리콘으로 이루어진 비트라인(8)을 형성한다. 그리고, 그 상부에 제2 층간절연막(9)을 증착하고, 평탄화 공정을 실시한 단면도로서, 상기 평탄화 공정을 진행하기 위해서는 고온에서 공정 예를 들어 650℃ 온도에서 진행해야 하는데 이때 600-650℃의 온도까지 25-35℃/min 정도의 급속한 온도 기울기로 온도를 상승시킨 다음, 30-60분간 열처리하여 상기 비정질 실리콘을 그레인이 조대한 폴리실리콘층으로 변화시키는 동시에 평탄화 공정을 실시한다.FIG. 4 is a diagram illustrating a first structure of a source oxide film 2 and a source diffusion region 3, a drain diffusion region 4, a gate oxide film 5, and a gate electrode 6 formed on a semiconductor substrate 1 and formed thereon. After the interlayer insulating film 7 is formed, the drain diffusion region 4 of the transistor forms a contact hole by an etching process using a bit line contact mask, and is in-situ doped at 550 ° C. or lower using SiH 4 as a whole. Deposited with amorphous silicon and forming a bit line 8 made of the amorphous silicon by a bit line pattern process. In addition, a cross-sectional view of depositing a second interlayer insulating film 9 on the upper surface and performing a planarization process, in order to proceed with the planarization process, the process must be performed at a high temperature, for example, at a temperature of, for example, 650 ° C. The temperature is raised to a rapid temperature gradient of about 25-35 ° C./min, and then heat-treated for 30 to 60 minutes to change the amorphous silicon into a coarse polysilicon layer and simultaneously perform a planarization process.
상기 비트라인(8)은 소자의 동작속도에 매우 민감한 만큼 낮은 비저항을 지녀야 하며, 반도체 기판(1)으로 확산되어 들어가는 불순물의 양을 최소화 되어야 하는데 650℃ 이하의 온도에서는 확산되는 양이 적다.The bit line 8 should have a low resistivity as it is very sensitive to the operation speed of the device, and should minimize the amount of impurities diffused into the semiconductor substrate 1, but the amount of diffusion at the temperature below 650 ° C. is small.
제5도는 상기 제2 층간절연막(9)위에 저온 산화막(10)을 증착하고, 이후 저장전극 콘택 마스크를 이용한 식각 공정으로 상기 트랜지스터의 소오스 확산영역(3)이 노출되는 콘택홀을 형성한 후 SiH4를 이용하여 550℃ 이하에서 인-시투 도프된 비정질 실리콘(11)을 증착한 후의 상태를 도시한 것이다.FIG. 5 illustrates the deposition of a low temperature oxide film 10 on the second interlayer insulating film 9, and then forming a contact hole through which the source diffusion region 3 of the transistor is exposed by an etching process using a storage electrode contact mask. 4 shows the state after depositing the in-situ-doped amorphous silicon 11 at 550 ° C. or lower.
제6도는 저장전극 마스크를 식각 공정을 이용하여 상기 비정질 실리콘(11)의 일정 부분을 식각하여 저장전극용 비정질 실리콘 패턴(11')을 형성한 다음, 그 표면에 유전체막(12) 예를들어 ONO 또는 BST 등의 고유전 박막을 증착한 단면도이다.FIG. 6 illustrates the formation of an amorphous silicon pattern 11 ′ for a storage electrode by etching a portion of the amorphous silicon 11 using an etching process of a storage electrode mask, and then forming a dielectric film 12, for example, on the surface thereof. It is sectional drawing which deposited high dielectric film, such as ONO or BST.
참고로, 상기 저장전극을 비정질 실리콘(11')은 캐패시터의 유전체막을 증착하기 위해 650-800℃의 고온에서 공정을 진행해야 하는데 상기 유전체막을 증착하기 위해 챔버에 웨이퍼를 장착하고, 먼저 600-650℃의 온도까지 25-35℃/min 정도의 급속한 온도 기울기로 온도를 상승시킨 다음, 30-60분간 열처리하여 상기 비정질 실리콘을 그레인이 조대한 폴리실리콘층으로 변화시킨다. 그리고, 다시 온도를 원하는 온도까지 상승시키고, 외부에서 유전체막(12)을 형성하기 위해 가스를 주입하면서 유전체막을 형성하는 것이다.For reference, in order to deposit the dielectric film of the capacitor, the amorphous silicon 11 'needs to be processed at a high temperature of 650-800 ° C. The wafer is mounted in the chamber to deposit the dielectric film, and then 600-650. The temperature is raised to a rapid temperature gradient of about 25-35 ° C./min to a temperature of ° C. and then heat-treated for 30-60 minutes to change the amorphous silicon into a coarse polysilicon layer. Then, the temperature is raised to a desired temperature and a dielectric film is formed while injecting gas to form the dielectric film 12 from the outside.
상기와 같이 본 발명은 열처리 온도를 낮추어 열이력을 줄이면서 동시에 고온 열처리에서와 같은 정도의 비저항을 얻도록 결정화에 충분한 열적 에너지를 공급하기 위해서 먼저 550℃ 이하에서 1500Å의 두께로 인(phosphorous)이 도프된 비정질 실리콘층을 증착한 다음, 600-650℃의 열처리 온도까지 25-35℃/min 정도의 급속한 온도 기울기를 가지고 상승시키고, 30-60 분 정도 열처리하여 그레인이 조대한 폴리실리콘층을 함성함으로써 면저항을 최소화할 수가 있다.As described above, the present invention first lowers the heat treatment temperature to reduce the thermal history, and at the same time, to provide sufficient thermal energy for crystallization to obtain the same resistivity as in the high temperature heat treatment, first, at a temperature of 550 ° C. or less, the phosphorus is reduced to 1500 Å. After depositing the doped amorphous silicon layer, it is raised with a rapid temperature gradient of about 25-35 ° C./min to a heat treatment temperature of 600-650 ° C., and heat-treated for about 30-60 minutes to form a coarse grained polysilicon layer. By doing so, sheet resistance can be minimized.
또한, 본 발명은 도프된 비정실 실리콘층을 증착한 다음, 별도의 추가 열처리공정을 거치지 않고 후속 공정에서 600-650℃의 열처리 온도까지 25-35℃/min 정도의 급속한 온도 기울기를 가지고 상승시키고, 30-60 분정도 열처리하여 그레인이 조대고온 공정을 진행한 다음, 후속 공정을 진행함으로써 공정의 추가를 최소화하면서 폴리실리콘층을 형성할 수가 있다.In addition, the present invention, after depositing the doped amorphous silicon layer, and without having to go through a separate additional heat treatment step in the subsequent process with a rapid temperature gradient of about 25-35 ℃ / min to a heat treatment temperature of 600-650 ℃ After the heat treatment for 30-60 minutes, the grains undergo a coarse high temperature process, followed by subsequent processes to form a polysilicon layer with minimal addition of the process.
따라서, 비저항이 최소화된 폴리실리콘층을 저온에서 형성함으로써 반도체 소자의 열화를 유발하는 고온공정을 피하게 되어 전체적으로 소자의 특성을 향상시키고, 신뢰성이 향상되는 잇점이 있다.Therefore, by forming a polysilicon layer having a minimum resistivity at a low temperature, a high temperature process that causes deterioration of a semiconductor device is avoided, thereby improving the characteristics of the device as a whole and improving reliability.
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Cited By (1)
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| KR100809173B1 (en) | 2005-12-29 | 2008-02-29 | 키몬다 아게 | Method for fabricating an integrated circuit on a semiconductor substrate |
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1996
- 1996-06-29 KR KR1019960025723A patent/KR100200306B1/en not_active IP Right Cessation
Cited By (1)
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|---|---|---|---|---|
| KR100809173B1 (en) | 2005-12-29 | 2008-02-29 | 키몬다 아게 | Method for fabricating an integrated circuit on a semiconductor substrate |
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| KR980005608A (en) | 1998-03-30 |
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