KR100199049B1 - Cmos reference current source circuit - Google Patents
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Abstract
본 발명은 파워 다운(Power Down)기능을 가지는 CMOS 기준 전류원 회로에 관한 것으로, 전원(Vdd)으로부터 공급되는 전류를 입력으로 전류가 흐르도록 하는 시동부(21), 상기 시동부(21)로부터 출력되는 전류를 입력으로 기준 전류를 발생하도록 하는 기준 전류 발생부(22), 및 상기 시동부(21)로부터 출력되는 전류를 입력으로 기준 전류 발생부(22)에서 출력되는 전류에 따라 출력단(Iout)으로 기준 전류를 출력하는 기준 전류 출력부(23)로 구성된다.The present invention relates to a CMOS reference current source circuit having a power down function, and more particularly, to a CMOS reference current source circuit having a startup unit 21 for allowing a current to flow through an input supplied from a power source Vdd, A reference current generating unit 22 for generating a reference current by inputting a current to the reference current generating unit 22 and an output terminal Iout according to a current output from the reference current generating unit 22, And a reference current output section 23 for outputting a reference current.
본 발명은 피드백 루프내에 직렬로 스위칭 기능을 하는 트랜지스터를 삽입하여 파워 다운시 피드백 루프를 끊어줌으로써, 종래의 CMOS 기준 전류원 회로에 비해 파워 다운시 소비 전류가 매우 작아지므로 저전력 회로에의 적용이 용이하고, 하나의 트랜지스터로 기준 전압의 발생을 제어하므로 적은 수의 부품으로 간단하게 구현할 수 있다.The present invention inserts a transistor having a series switching function in the feedback loop to cut off the feedback loop during power down, so that the current consumption during power down is much smaller than that of the conventional CMOS reference current source circuit, so that it can be easily applied to a low power circuit , And the generation of the reference voltage is controlled by one transistor, so that it can be easily implemented with a small number of components.
Description
제1도는 종래의 CMOS 기준 전류원 회로의 회로도.FIG. 1 is a circuit diagram of a conventional CMOS reference current source circuit. FIG.
제2도(a)(b)는 제1도의 액티브 모드시의 전원 전압 변화에 대한 출력 전류 특성도.2 (a) and 2 (b) are graphs of output current characteristics with respect to power supply voltage change in the active mode of FIG. 1;
제3도(a)(b)는 제2도의 파워 다운 모드시의 전원 전압 변화에 대한 출력 전류 특성도.3 (a) and 3 (b) are output current characteristic diagrams for power supply voltage changes during the power down mode of FIG. 2;
제4도는 본 발명에 의한 CMOS 기준 전류원 회로의 회로도.FIG. 4 is a circuit diagram of a CMOS reference current source circuit according to the present invention; FIG.
제5도(a)(b)는 제4도의 액티브 모드시의 전원 전압 변화에 대한 출력 전류 특성도.5 (a) and (b) are graphs of output current characteristics with respect to a power supply voltage change in the active mode of FIG. 4;
제6도(a)(b)는 제4도의 파워 다운 모드시의 전원 전압 변화에 대한 출력 전류 특성도이다.6 (a) and 6 (b) are output current characteristic diagrams for power supply voltage changes in the power down mode of FIG. 4;
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1, 21 : 시동부 2, 22 : 기준 전류 발생부1, 21: starting part 2, 22: reference current generating part
3 : 파워 다운 제어부 4, 23 : 기준 전류 출력부3: power-down control unit 4, 23: reference current output unit
R1, R2, R21, R22 : 저항 M1, M2, M3, M21, M22, M23 : MOS 다이오드R1, R2, R21, R22: Resistors M1, M2, M3, M21, M22, M23: MOS diodes
M4 내지 M16, M24 내지 M32 : MOS 트랜지스터M4 to M16, M24 to M32: MOS transistors
[산업상의 이용 분야][Industrial Applications]
본 발명은 파워 다운(Power Down)기능을 가지는 CMOS 기준 전류원 회로에 관한 것이다.The present invention relates to a CMOS reference current source circuit having a power down function.
[종래 기술 및 그의 문제점][Prior art and problems thereof]
제1도는 종래의 COMS 기준 전류원 회로의 회로도이고, 제2도(a)(b)는 제1도는 액티브 모드시의 전원 전압 변화에 대한 출력 전류 특성도이고, 제3도(a)(b)는 제2도의 파워 다운 모드시의 전원 전압 변화에 대한 출력 전류 특성도이다.FIG. 1 is a circuit diagram of a conventional COMS reference current source circuit. FIG. 2 (a) and FIG. 2 (b) 2 is an output current characteristic diagram for a power supply voltage change in the power down mode of FIG. 2; FIG.
종래의 CMOS 기준 전류원 회로는 제1도에 도시한 바와 같이 전원(Vdd)으로부터 공급되는 전류를 입력으로 전류가 '0'인 상태를 벗어나도록 하는 시동부(1), 상기 시동부(1)의 제어에 따라 기준 전류를 발생하도록 하는 기준 전류 발생부(2), 상기 기준 전류 발생부(2)에서 출력되는 전류를 인가되는 파워 다운 신호(PD)에 따라 출력쪽으로 전달되는 파워 다운 제어부(3) 및 상기 파워 다운 제어부(3)의 제어에 따라 상기 기준 전류 발생부(2)로부터 상기 파워 다운 제어부(3)를 통해 전달되는 전류를 입력으로 기준 전류를 출력하는 기준 전류 출력부(4)로 구성된다.1, the conventional CMOS reference current source circuit includes a starting unit 1 for causing a current supplied from a power source Vdd to be inputted to a state of being out of a state where a current is '0', as shown in FIG. 1, A power down control section 3 which is transmitted to an output side in accordance with a power down signal PD to which a current outputted from the reference current generating section 2 is applied, And a reference current output section (4) for outputting a reference current from a current transmitted from the reference current generating section (2) through the power down control section (3) under the control of the power down control section (3) do.
상기 시동부(1)는 n채널 MOS 다이오드들(M1, M2, M3)과 n채널 MOS트랜지스터들(M4 및 M5)을 구비하고 있다. 상기 n채널 MOS 다이오드들(M1, M2, M3)은 전원(Vdd)에 저항(R1)을 통해 순방향으로 직렬 연결되어 있고, 상기 n채널 MOS 트랜지스터(M4)의 게이트는 상기 n채널 MOS 다이오드(M2)의 소오스와 상기 n채널 MOS 다이오드(M3)의 게이트에 공통으로 접속되고, 드레인은 상기 기준 전류 발생부(2)와 파워 다운 제어부(3)의 p채널 MOS 트랜지스터들(M6, M7, M10)의 게이트에 공통으로 접속된다. 그리고, 상기 n채널 MOS 트랜지스터(M5)의 게이트 및 드레인은 상기 n채널 MOS 트랜지스터(M4)의 소오스에 접속되고, 소오스는 접지(Vss)에 접속된다.The starting unit 1 includes n-channel MOS diodes M1, M2, and M3 and n-channel MOS transistors M4 and M5. The n-channel MOS transistor M4 is connected in series to the power supply Vdd through a resistor R1. The gate of the n-channel MOS transistor M4 is connected to the n-channel MOS diodes M2 And the drain thereof is commonly connected to the source of the p-channel MOS transistors M6, M7, and M10 of the reference current generation unit 2 and the power down control unit 3, As shown in FIG. The gate and the drain of the n-channel MOS transistor M5 are connected to the source of the n-channel MOS transistor M4, and the source is connected to the ground Vss.
이때, 상기 n채널 MOS 다이오드(M1)의 게이트와 드레인은 저항(R1)을 통해 전원(Vdd)과 접속되고, 상기 n채널 MOS 다이오드(M2)의 소오스와 게이트는 상기 n채널 MOS 다이오드(M1)의 소오스에 접속된다. 그리고, 상기 n채널 MOS 다이오드(M3)의 소오스와 게이트는 상기 n채널 MOS 다이오드(M2)의 소오스에 접속되고, 소오스는 접지(Vss)에 접속된다.The gate and the drain of the n-channel MOS diode Ml are connected to the power supply Vdd through a resistor Rl. The source and gate of the n-channel MOS diode Ml are connected to the n-channel MOS diode Ml, Respectively. The source and gate of the n-channel MOS diode M3 are connected to the source of the n-channel MOS diode M2, and the source is connected to the ground Vss.
또한, 상기 기준 전류 발생부(2)는 p채널 MOS 트랜지스터들(M6 및 M7)과 n채널 MOS 트랜지스터들(M8 및 M9)을 구비하고 있다. 상기 p채널 MOS 트랜지스터(M6)의 게이트는 상기 시동부(1)의 n채널 MOS 트랜지스터(M4)의 드레인에 접속되고, 소오스는 전원(Vdd)에 접속된다. 상기 p채널 MOS 트랜지스터(M7)의 게이트는 상기 시동부(1)의 n채널 MOS 트랜지스터(M4)의 드레인에 접속되고, 소오스는 전원(Vdd)에 접속된다. 상기 n채널 MOS 트랜지스터(M8)의 게이트 및 드레인은 상기 p채널 MOS 트랜지스터(M6)의 드레인에 접속되어 전류(I1)을 인가받고, 소오스는 접지(Vss)에 접속된다. 그리고, 상기 n채널 MOS 트랜지스터(M9)의 게이트는 상기 n채널 MOS 트랜지스터(M8)의 게이트와 드레인에 공통으로 접속되고, 소오스는 저항(R2)을 통해 접지(Vss)와 접속된다.The reference current generator 2 includes p-channel MOS transistors M6 and M7 and n-channel MOS transistors M8 and M9. The gate of the p-channel MOS transistor M6 is connected to the drain of the n-channel MOS transistor M4 of the startup unit 1, and the source is connected to the power source Vdd. The gate of the p-channel MOS transistor M7 is connected to the drain of the n-channel MOS transistor M4 of the startup unit 1, and the source is connected to the power source Vdd. The gate and the drain of the n-channel MOS transistor M8 are connected to the drain of the p-channel MOS transistor M6 to receive the current I1 and the source thereof is connected to the ground Vss. The gate of the n-channel MOS transistor M9 is commonly connected to the gate and the drain of the n-channel MOS transistor M8, and the source is connected to the ground Vss via the resistor R2.
상기 파워 다운 제어부(3)는 p채널 MOS 트랜지스터들(M10 및 M11)과 n채널 MOS 트랜지스터들(M12 내지 M14)을 구비하고 있다. 상기 p채널 MOS 트랜지스터(M10)의 게이트는 상기 시동부(1)의 n채널 MOS 트랜지스터(M4)의 드레인에 접속되고, 소오스는 전원(Vdd)에 접속된다. 그리고, 상기 p채널 MOS 트랜지스터(M11)의 소오스는 전원(Vdd)에 접속된다. 상기 n채널 MOS 트랜지스터(M12)의 드레인은 상기 p채널 MOS 트랜지스터(M11)의 게이트와 드레인에 공통으로 접속되고, 게이트에는 외부로부터 파워 다운 신호(PD)가 인가된다. 상기 n채널 MOS 트랜지스터(M13)의 게이트 및 드레인은 상기 p채널 MOS 트랜지스터(M10)의 드레인에 접속되고, 소오스는 접지(Vss)에 접속된다. 그리고, 상기 n채널 MOS 트랜지스터(M14)의 게이트는 상기 p채널 MOS 트랜지스터(M10)의 게이트 및 드레인에 공통으로 접속되고, 드레인은 상기 n채널 MOS 트랜지스터(M12)의 소오스에 접속되며, 소오스는 접지(Vss)에 접속된다.The power-down control unit 3 includes p-channel MOS transistors M10 and M11 and n-channel MOS transistors M12 to M14. The gate of the p-channel MOS transistor M10 is connected to the drain of the n-channel MOS transistor M4 of the startup unit 1, and the source is connected to the power supply Vdd. The source of the p-channel MOS transistor M11 is connected to the power source Vdd. The drain of the n-channel MOS transistor M12 is commonly connected to the gate and the drain of the p-channel MOS transistor M11, and a power down signal PD is applied to the gate from the outside. The gate and the drain of the n-channel MOS transistor M13 are connected to the drain of the p-channel MOS transistor M10, and the source is connected to the ground Vss. The gate of the n-channel MOS transistor M14 is commonly connected to the gate and the drain of the p-channel MOS transistor M10, the drain thereof is connected to the source of the n-channel MOS transistor M12, (Vss).
상기 기준 전류 출력부(4)는 p채널 MOS 트랜지스터(M15)와 n채널 MOS 트랜지스터(M16)을 구비하고 있다. 상기 p채널 MOS 트랜지스터(M15)의 게이트는 상기 파워 다운 제어부(3)의 p채널 MOS 트랜지스터(M11)의 게이트 및 드레인에 접속되고, 소오스는 전원에 접속된다. 상기 n채널 MOS 트랜지스터(M16)의 게이트 및 드레인은 상기 p채널 MOS 트랜지스터(M15)의 드레인에 접속되어 기준 전류(lout)를 받아들이고, 소오스는 접지(Vss)에 접속된다.The reference current output section 4 includes a p-channel MOS transistor M15 and an n-channel MOS transistor M16. The gate of the p-channel MOS transistor M15 is connected to the gate and the drain of the p-channel MOS transistor M11 of the power down control section 3, and the source is connected to the power source. The gate and the drain of the n-channel MOS transistor M16 are connected to the drain of the p-channel MOS transistor M15 to receive the reference current lout and the source thereof is connected to the ground Vss.
이와 같이 구성되는 종래의 CMOS 기준 전류원 회로의 동작을 설명한다.The operation of the conventional CMOS reference current source circuit constructed as above will be described.
먼저, 전원(Vdd)이 공급되면 상기 시동부(1)의 저항(R1)과 직렬 연결된 n채널 MOS 다이오드들(M1, M2, M3)을 통해 전류가 흐르게 되어 모든 전류가 '0'인 상태를 벗어나게 되고, 상기 n채널 MOS 트랜지스터(M4)의 드레인 전류에 의해 기준 전류 발생부(2)에서 제 2도(a)에 도시한 바와 같이 기준 전류를 발생시키기 위한 전류(I1, I2)가 발생된다.First, when the power source Vdd is supplied, a current flows through the n-channel MOS diodes M1, M2, and M3 connected in series with the resistor R1 of the startup unit 1, And the drain current of the n-channel MOS transistor M4 generates currents I1 and I2 for generating the reference current in the reference current generating section 2 as shown in FIG. 2 (a) .
즉, 피드백 루프로 이루어진 상기 기준 전류 발생부(2)의 p채널 MOS 트랜지스터들(M6, M7)이 온(ON)되어 드레인으로 전류(I1, I2)가 흐르게 되는데, 이를 세부적으로 설명하면 다음과 같다.That is, the p-channel MOS transistors M6 and M7 of the reference current generator 2 including the feedback loop are turned on and the currents I1 and I2 flow to the drain. same.
상기 p채널 MOS 트랜지스터들(M6, M7)이 온되어 MOS 트랜지스터들(M8, M9)이 온되면, 상기 n채널 MOS 트랜지스터(M9)의 게이트로 입력되는 신호는 드레인을 통해 위상이 반전되어 p채널 MOS 트랜지스터들(M6, M7)의 드레인으로 전달된다. 이때, 상기 p채널 MOS 트랜지스터(M6)의 게이트로 입력되는 신호는 드레인을 통해 다시 위상이 반전되어 상기 n채널 MOS 트랜지스터들(M8, M9)로 전달된다. 이때, n채널 MOS 트랜지스터들(M8, M9)로 전달되는 신호의 위상은 원래의 위상을 갖게 되므로 포지티브 피드백이 된다. 한편, n채널 MOS 트랜지스터(M9)의 소오스로부터 저항(R2)을 통해 전달되는 신호는 상기 n채널 MOS 트랜지스터(M9)에서 반전된 신호이므로 셀프 네가티브 피드백이 이루어지게 된다.When the p-channel MOS transistors M6 and M7 are turned on and the MOS transistors M8 and M9 are turned on, the signal input to the gate of the n-channel MOS transistor M9 is inverted in phase through the drain, To the drains of the MOS transistors M6 and M7. At this time, the signal input to the gate of the p-channel MOS transistor M6 is again inverted in phase through the drain and transferred to the n-channel MOS transistors M8 and M9. At this time, the phase of the signal transmitted to the n-channel MOS transistors M8 and M9 becomes the positive phase because it has the original phase. On the other hand, since the signal transmitted from the source of the n-channel MOS transistor M9 through the resistor R2 is a signal inverted by the n-channel MOS transistor M9, self-negative feedback is performed.
이와 같이 발생된 전류(I1)에 의해 파워 다운 제어부(3)의 스위칭 동작을 통해 기준 전류 출력부(4)에서 기준 전류가 출력되게 되는데, 상기 파워 다운 제어부(3)는 파워 다운 신호(PD)에 따라 출력단(Iout)으로 기준 전류를 출력하도록 제어한다.The reference current output unit 4 outputs the reference current through the switching operation of the power down control unit 3 by the generated current I1. The power down control unit 3 outputs the power down signal PD, So that the reference current is outputted to the output terminal Iout.
상기 파워 다운 신호(PD)가 하이 레벨(High Level)로 인가되면 n채널 MOS 트랜지스터(M12)가 온(ON)되어 p채널 MOS 트랜지스터들(M11, M15)이 온 되므로 ,기준 전류 발생부(2)로부터 출력되는 전류(I1, I2)는 공급되는 전원전압(Vdd)에 따라 기준 전류 출력부(4)로 전달되게 되고 출력단(Iout)으로 기준 전류가 출력되게 된다.When the power down signal PD is applied at a high level, the n-channel MOS transistor M12 is turned on and the p-channel MOS transistors M11 and M15 are turned on, The currents I1 and I2 outputted from the current source I1 and I2 are transmitted to the reference current output unit 4 according to the supplied power source voltage Vdd and the reference current is outputted to the output terminal Iout.
즉, 제2도(a)에 도시한 바와 같이 정원(Vdd)이 2V에서 10V로 변할 때 상기 기준 전류 발생부(2)의 p채널 MOS 트랜지스터(M6, M7)의 드레인으로 70㎂까지의 전류(I1, I2)가 흐르게되고 이 전류(I1, I2)가 파워 다운 제어부(3)를 통해 전달되어 제2도(b)에 도시한 바와 같이 출력단(Iout)으로 100㎂에서 650㎂ 까지 변화되면서 기준 전류가 출력되게 된다.That is, as shown in FIG. 2 (a), when the gate voltage Vdd changes from 2V to 10V, the drain current of the p-channel MOS transistors M6 and M7 of the reference current generating section 2 The currents I1 and I2 flow through the power down control section 3 and change from 100 A to 650 A at the output terminal Iout as shown in FIG. The reference current is outputted.
또한, 상기 파워 다운 신호(PD)가 로우 레벨(Low Level)로 인가되면 n채널 MOS 트랜지스터(M12)가 오프(OFF)되어 p채널 MOS 트랜지스터(M11, M15)가 오프되므로, 상기 기준 전류 발생부(2)로부터 출력되는 전류(I1, I2)는 기준 전류 출력부(4)로 전달되지 않게 되어 출력단(Iout)으로 기준 전류가 흐르지 않게 된다.When the power down signal PD is applied at a low level, the n-channel MOS transistor M12 is turned off and the p-channel MOS transistors M11 and M15 are turned off, The currents I1 and I2 outputted from the reference current output unit 2 are not transmitted to the reference current output unit 4 and the reference current does not flow to the output terminal Iout.
즉, 제3도(a)에 도시한 바와 같이 상기 기준 전류 발생부(2)의 p채널 MOS 트랜지스터들(M6, M7)의 드레인으로 전류(I1, I2)가 흐르게 되고 이 전류(I1, I2)가 파워 다운 제어부(3)의 파워 다운으로 인해 전달되지 않아 제3도(b)에 도시한 바와 같이 출력단(Iout)으로 50pA이하의 전류가 흘러 기준 전류가 출력되지 않게 된다.That is, as shown in FIG. 3 (a), currents I1 and I2 flow into the drains of the p-channel MOS transistors M6 and M7 of the reference current generator 2, and the currents I1 and I2 Is not transmitted due to the power-down of the power-down control unit 3, so that a current of 50 pA or less flows to the output terminal Iout as shown in Fig. 3 (b), and the reference current is not outputted.
그러나, 파워 다운시에도 기준 전류 발생부(2)의 내부 전류는 다운되지 않고 파워 다운 제어부(3)의 동작에 의해 전류 경로만을 끊어주기 때문에 제3도(a)에 도시한 바와 같이 기준 전류 발생부(2)에서 10㎂에서 70㎂정도의 전류(I1, I2)를 출력하게 되므로, 파워 다운시에도 전력 소모가 커진다.However, since the internal current of the reference current generating section 2 does not go down even when the power is turned down and only the current path is cut off by the operation of the power down control section 3, The currents I1 and I2 of about 10 A to about 70 A are output from the unit 2, so that the power consumption is increased even when the power is down.
이와 같이 종래의 CMOS 기준 전류원 회로는 파워 다운시에도 전력소모가 커져 저전력 회로에 적용하기 어려운 문제점이 있었다.Thus, the conventional CMOS reference current source circuit has a problem that it is difficult to apply to a low-power circuit because the power consumption becomes large even when power is down.
[발명의 목적][Object of the invention]
상기 문제점을 개선하기 위한 본 발명은 파워 다운시 피드백 루프를 끊어주어 기준 전류원 내부의 전류를 '0'으로 만들어 전력 소모를 최소화기기 위한 CMOS기준 전류원 회로를 제공함에 그 목적이 있다.In order to solve the above problems, the present invention provides a CMOS reference current source circuit for reducing the power consumption by turning off the feedback loop during power-down so that the current in the reference current source is set to '0'.
[발명의 구성]SUMMARY OF THE INVENTION [
상기 목적을 달성하기 위해 본 발명에 의한 CMOS 기준 전류원 회로는, 전원(Vdd)으로부터 공급되는 전류를 입력으로 전류가 흐르도록 하는 시동부(21)와; 상기 시동부(21)로부터 출력되는 전류를 입력으로 기준 전류를 발생하도록 하는 기준 전류 발생부(22) 및; 상기 시동부(21)로부터 출력되는 전류를 입력으로 기준 전류 발생부(22)에서 출력되는 전류에 따라 출력단(Iout)으로 기준 전류를 출력하는 기준 전류 출력부(23)를 포함하되, 상기 기준 전류 발생부(22)는, 상기 시동부(21)의 출력단에 접속되는 게이트와 전원(Vdd)에 접속되는 소오스를 갖는 p채널 MOS 트랜지스터(M26)와; 상기 시동부(21)의 출력단에 접속되는 게이트 및 드레인과 상기 전원(Vdd)에 접속되는 소오스를 갖는 p채널 MOS 트랜지스터(M27)와; 상기 p채널 MOS 트랜지스터(M26)의 드레인에 접속되는 게이트 및 드레인과 접지(Vss)에 접속되는 소오스를 갖는 n채널 MOS 트랜지스터(M28)와; 상기 p채널 MOS 트랜지스터(M27)의 게이트와 드레인에 접속되는 드레인과 파워 다운 신호(PD)가 인가되는 게이트를 갖는 n채널 MOS 트랜지스터(M30) 및; 상기 p채널 MOS 트랜지스터(M26)의 드레인에 접속되는 게이트와 상기 n채널 MOS 트랜지스터(M30)의 소오스에 접속되는 드레인, 그리고 저항(R22)을 통해 접지(Vss)와 접속되는 소오스를 갖는 n채널 MOS 트랜지스터(M29)를 구비하고, 상기 n채널 MOS 트랜지스터(M30)는 외부에서 게이트에 인가되는 파워 다운 신호에 응답해서 온/오프되는 것을 특징으로 한다.In order to achieve the above object, a CMOS reference current source circuit according to the present invention includes: a starting unit 21 for allowing a current supplied from a power supply Vdd to flow as an input; A reference current generator 22 for generating a reference current by inputting a current output from the starter 21; And a reference current output part (23) for outputting a reference current to an output terminal (Iout) according to the current outputted from the reference current generator (22) by inputting the current outputted from the starting part (21) The generating section 22 includes a p-channel MOS transistor M26 having a gate connected to the output terminal of the starting section 21 and a source connected to the power source Vdd; A p-channel MOS transistor M27 having a gate and a drain connected to the output terminal of the startup unit 21 and a source connected to the power supply Vdd; An n-channel MOS transistor M28 having a gate and a drain connected to the drain of the p-channel MOS transistor M26 and a source connected to the ground Vss; An n-channel MOS transistor M30 having a drain connected to the gate and the drain of the p-channel MOS transistor M27 and a gate to which the power-down signal PD is applied; An n-channel MOS transistor M30 having a gate connected to the drain of the p-channel MOS transistor M26, a drain connected to the source of the n-channel MOS transistor M30, and a source connected to the ground Vss through a resistor R22, And a transistor M29, and the n-channel MOS transistor M30 is turned on / off in response to a power-down signal applied to the gate from the outside.
[작용][Action]
본 발명은 피드백루프내에 직렬로 스위칭 기능을 하는 트랜지스터를 삽입하여 파워 다운시 피드백 루프를 끊어 준다.The present invention inserts a transistor that functions in series in the feedback loop to break the feedback loop during power down.
[실시예][Example]
제4도를 참조하면, 본 발명의 신규한 CMOS 기준 전류원 회로는, 전원(Vdd)으로부터 공급되는 전류를 입력으로 전류가 흐르도록 하는 시동부(21), 상기 시동부(21)로부터 출력되는 전류를 입력으로 기준 전류를 발생하도록 하는 기준 전류 발생부(22), 및 상기 시동부(21)로부터 출력되는 전류를 입력으로 기준 전류 발생부(22)에서 출력되는 전류에 따라 출력단(Iout)으로 기준 전류를 출력하는 기준 전류 출력부(23)로 구성된다.Referring to FIG. 4, the novel CMOS reference current source circuit of the present invention includes a starting unit 21 for causing a current to flow through an input supplied from a power source Vdd, A reference current generating unit 22 for generating a reference current by inputting a reference current Iout to the reference current generating unit 22 and a reference current generating unit 22 for outputting a current outputted from the starting unit 21, And a reference current output section 23 for outputting a current.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제4도는 본 발명에 의한 CMOS 기준 전류원 회로의 회로도이고, 제5도(a)(b)는 제4도의 액티브 모드시의 전원 전압 변화에 대한 출력 전류 특성도이고, 제6도(a)(b)는 제4도의 파워 다운 모드시의 전원 전압 변화에 대한 출력 전류 특성도이다.4 is a circuit diagram of a CMOS reference current source circuit according to the present invention. FIG. 5 (a) and FIG. 5 (b) are output current characteristics of a power source voltage change in the active mode of FIG. and b) is an output current characteristic diagram for the power supply voltage change in the power down mode of FIG.
본 발명에 의한 CMOS 기준 전류원 회로는 제4도에 도시한 바와 같이 시동부(21), 기준 전류 발생부(22), 그리고 기준 전류 출력부(23)로 구성된다.The CMOS reference current source circuit according to the present invention comprises a starting unit 21, a reference current generating unit 22, and a reference current output unit 23 as shown in FIG.
상기 시동부(21)는 n채널 MOS 다이오드들(M21, M22, M23)과 n채널 MOS 트랜지스터들(M24 및 M25)을 구비하고 있다. 상기 n채널 MOS다이오드들(M21, M22, M23)은 전원(Vdd)에 저항(R1)을 통해 순방향으로 직렬 연결되어 있고, 전원(Vdd)으로부터 공급되는 전류를 입력으로 전류가 '0'인 상태를 벗어나 흐르도록 한다. 상기 n채널 MOS 트랜지스터(M24)의 게이트는 상기 n채널 MOS 다이오드(M22)의 소오스와 상기 n채널 MOS 다이오드(M23)의 게이트에 공통으로 접속되고, 드레인은 상기 기준 전류 발생부(22)와 기준 전류 출력부(23)의 p채널 MOS 트랜지스터들(M26, M27, M31)의 게이트에 공통으로 접속된다. 그리고, 상기 n채널 MOS 트랜지스터(M25)의 게이트 및 드레인은 상기 n채널 MOS 트랜지스터(M24)의 소오스에 접속되고, 소오스는 접지(Vss)에 접속된다.The startup unit 21 includes n-channel MOS diodes M21, M22, and M23 and n-channel MOS transistors M24 and M25. The n-channel MOS diodes M21, M22 and M23 are connected in series in a forward direction through a resistor R1 to a power supply Vdd and receive a current supplied from the power supply Vdd as a current . The gate of the n-channel MOS transistor M24 is commonly connected to the source of the n-channel MOS diode M22 and the gate of the n-channel MOS diode M23, and the drain thereof is connected to the reference current generator 22, Are commonly connected to the gates of the p-channel MOS transistors M26, M27, and M31 of the current output section 23. [ The gate and the drain of the n-channel MOS transistor M25 are connected to the source of the n-channel MOS transistor M24, and the source is connected to the ground Vss.
기준 전류 발생부(22)는 상기 시동부(21)의 출력단으로부터 출력되는 전류를 입력으로 기준 전류를 발생하며, p채널 MOS 트랜지스터들(M26 및 M27)과 n채널 MOS 트랜지스터들(M28 내지 M30)을 구비하고 있다. 상기 p채널 MOS 트랜지스터(M26)의 게이트는 상기 시동부(21)의 n채널 MOS 트랜지스터(M24)의 드레인에 접속되고, 소오스는 전원(Vdd)에 접속된다. 상기 p채널 MOS 트랜지스터(M27)의 게이트는 상기 시동부(21)의 출력단, 즉 n채널 MOS 트랜지스터(M24)의 드레인과 p채널 MOS 트랜지스터(M26)의 게이트에 공통으로 접속되고, 소오스는 전원(Vdd)에 접속된다. 상기 n채널 MOS 트랜지스터(M28)의 게이트 및 드레인은 상기 p채널 MOS 트랜지스터(M26)의 드레인에 접속되고, 소오스는 접지(Vss)에 접속된다. 상기 n채널 MOS 트랜지스터(M30)의 드레인은 상기 p채널 MOS 트랜지스터(M27)의 게이트와 드레인에 접속되고, 게이트에 외부로부터 파워 다운 신호(PD)가 인가된다. 그리고, 상기 n채널 MOS 트랜지스터(M29)의 게이트는 상기 n채널 MOS 트랜지스터(M28)의 게이트 및 드레인에 공통으로 접속되고, 드레인은 상기 n채널 MOS 트랜지스터(M30)의 소오스에 접속되며, 소오스는 저항(R22)을 통해 접지(Vss)에 접속된다.The reference current generating unit 22 generates a reference current by inputting a current output from the output terminal of the starting unit 21 and includes p-channel MOS transistors M26 and M27 and n-channel MOS transistors M28 to M30, . The gate of the p-channel MOS transistor M26 is connected to the drain of the n-channel MOS transistor M24 of the startup unit 21, and the source is connected to the power source Vdd. The gate of the p-channel MOS transistor M27 is commonly connected to the output terminal of the startup section 21, that is, the drain of the n-channel MOS transistor M24 and the gate of the p-channel MOS transistor M26, Vdd. The gate and the drain of the n-channel MOS transistor M28 are connected to the drain of the p-channel MOS transistor M26, and the source is connected to the ground Vss. The drain of the n-channel MOS transistor M30 is connected to the gate and the drain of the p-channel MOS transistor M27, and a power down signal PD is applied to the gate from the outside. The gate of the n-channel MOS transistor M29 is commonly connected to the gate and the drain of the n-channel MOS transistor M28, the drain thereof is connected to the source of the n-channel MOS transistor M30, And is connected to the ground Vss through the resistor R22.
여기서, 상기 n채널 MOS 트랜지스터(M30)는 파워 다운 신호(PD)에 따라 스위칭되어 기준 전류 발생부(22)의 동작을 제어하며, 파워 다운 신호(PD)를 게이트 입력으로 한다.The n-channel MOS transistor M30 is switched according to the power-down signal PD to control the operation of the reference current generator 22 and the power-down signal PD as a gate input.
상기 기준 전류 출력부(23)는 p채널 MOS 트랜지스터(M31) 및 n채널 MOS 트랜지스터(M32)를 구비하며, 상기 시동부(21)로부터 출력되는 전류를 입력으로 하고, 상기 기준 전류 발생부(22)에서 출력되는 전류에 따라 출력단( Iout)으로 기준 전류를 출력한다. 상기 p채널 MOS 트랜지스터(M31)의 게이트는 상기 시동부(21)의 n채널 MOS 트랜지스터(M24)의 드레인에 접속되고, 소오스는 전원(Vdd)에 접속된다. 상기 n채널 MOS 트랜지스터(M32)의 게이트 및 드레인은 상기 p채널 MOS 트랜지스터(M31)의 드레인에 접속되어 출력되는 기준 전류를 인가받고, 소오스는 접지(Vss)에 접속된다.The reference current output section 23 includes a p-channel MOS transistor M31 and an n-channel MOS transistor M32. The reference current output section 23 receives the current output from the starting section 21, And outputs the reference current to the output terminal Iout in accordance with the current outputted from the output terminal Iout. The gate of the p-channel MOS transistor M31 is connected to the drain of the n-channel MOS transistor M24 of the startup unit 21, and the source is connected to the power source Vdd. The gate and the drain of the n-channel MOS transistor M32 are connected to the drain of the p-channel MOS transistor M31 and are supplied with a reference current to be outputted, and the source thereof is connected to the ground Vss.
이와 같이 구성되는 본 발명에 의한 CMOS 기준 전류원 회로의 동작을 설명한다.The operation of the CMOS reference current source circuit according to the present invention constructed as above will be described.
먼저, 전원(Vdd)이 공급되면 상기 시동부(21)의 저항(R21)과 직렬 연결된 상기 n채널 MOS 다이오드들(M21, M22, M23)를 통해 전류가 흐르게 되어 모든 전류가 '0'인 상태를 벗어나게 된다.First, when the power source Vdd is supplied, a current flows through the n-channel MOS diodes M21, M22, and M23 connected in series with the resistor R21 of the startup unit 21, ≪ / RTI >
이때, 파워 다운 신호(PD)가 하이 레벨로 인가되면 n채널 MOS 트랜지스터(M24)의 드레인 전류에 의해 상기 기준 전류 발생부(22)에서 제5도(a)에 도시한 바와 같이 기준 전류를 발생시키기 위한 전류(I1, I2)가 발생된다.At this time, when the power-down signal PD is applied to the high level, the reference current generating unit 22 generates the reference current as shown in FIG. 5 (a) by the drain current of the n-channel MOS transistor M24 The currents I1 and I2 are generated.
즉, 상기 파워 다운 신호(PD)가 하이 레벨로 인가되면 n채널 MOS 트랜지스터(M30)와 피드백 루프로 이루어진 상기 기준 전류 발생부(22)의 p채널 MOS 트랜지스터들(M26, M27)이 온(ON)되어 드레인으로 제5도(a)에 도시한 바와 같이 전류(I1, I2)가 흐르게 된다.That is, when the power-down signal PD is applied at a high level, the p-channel MOS transistors M26 and M27 of the reference current generating section 22, which includes the n-channel MOS transistor M30 and the feedback loop, And currents I1 and I2 flow to the drain as shown in FIG. 5 (a).
이때, 온된 n채널 MOS 트랜지스터(M30)는 선형 영역에서 동작하여 등가적으로 저항 기능을 하므로 기준 전류 발생부(22)를 이루는 피드백 루프는 연결된 상태로 전류(I1, I2)를 발생시키게 된다.At this time, the ON n-channel MOS transistor M30 operates in a linear region and equivalently functions as a resistor, so that the feedback loop constituting the reference current generator 22 generates currents I1 and I2 in a connected state.
다시 말해서, 제5도(a)에 도시한 바와 같이 전원(Vdd)이 2V에서 10V로 변할 때 상기 기준 전류 발생부(22)의 p채널 MOS 트랜지스터(M26, M27)의 드레인으로 70㎂ 까지의 전류(I1, I2)가 흐르게 되어 제5도(b)에 도시한 바와 같이 출력단(Iout)으로 100㎂에서 500㎂까지 변화되면서 기준 전류가 출력되게 된다.In other words, as shown in FIG. 5 (a), when the power source Vdd changes from 2 V to 10 V, the drain of the p-channel MOS transistors M26 and M27 of the reference current generating section 22 The reference current is outputted while the currents I1 and I2 flow from the output terminal Iout to the output terminal Iout as shown in FIG. 5 (b).
또한, 상기 파워 다운 신호(PD)가 로우 레벨로 인가되면 n채널 MOS 트랜지스터(M30)가 오프되어 상기 기준 전류 발생부(22)의 피드백 루프가 끊어져 제6도(a)에 도시한 바와 같이 기준 전류를 발생시키기 위한 전류(I1, I2)가 '0'에 근접하게 되고 이에 비례하는 출력단(Iout)의 전류도 '0'에 근접하게 된다. 따라서 기준 전류가 발생되지 않는다.When the power-down signal PD is applied at a low level, the n-channel MOS transistor M30 is turned off and the feedback loop of the reference current generator 22 is cut off. As a result, The currents I1 and I2 for generating the current approach to '0', and the current of the output terminal Iout proportional thereto also approaches '0'. Therefore, no reference current is generated.
즉, 상기 파워 다운 신호(PD)가 로우 레벨로 인가되면 피드백 루프로 이루어진 상기 기준 전류 발생부(22)의 n채널 MOS 트랜지스터(M30)와 p채널 MOS 트랜지스터(M26, M27)가 오프되어 드레인으로 제6도(a)에 도시한 바와 같이 전류(I1, I2)가 흐르지 않게 된다.That is, when the power-down signal PD is applied at a low level, the n-channel MOS transistor M30 and the p-channel MOS transistors M26 and M27 of the reference current generator 22, The currents I1 and I2 do not flow as shown in Fig. 6 (a).
다시 말해서, 제6도(a)에 도시한 바와 같이 전원(Vdd)이 2V에서 10V로 변할 때 상기 기준 전류 발생부(22)의 p채널 MOS 트랜지스터(M26, M27)의 드레인으로 200nA 이하의 전류(I1, I2)가 흐르게 되어 제6도(b)에 도시한 바와 같이 출력단(Iout)으로 200nA이하의 전류가 출력되어 기준 전류가 출력되지 않게 된다.In other words, when the power source Vdd changes from 2 V to 10 V as shown in FIG. 6 (a), the drain of the p-channel MOS transistors M26 and M27 of the reference current generating section 22 is supplied with a current of 200 nA or less The currents I1 and I2 flow and the current of 200 nA or less is output to the output terminal Iout as shown in Fig. 6 (b), so that the reference current is not outputted.
[효과][effect]
이상에서 설명한 바와 같이 본 발명에 의한 CMOS 기준 전류원 회로는 종래의 CMOS기준 전류원 회로에 비해 파워 다운시 소비 전류가 매우 작아지므로 저전력 회로에의 적용이 용이하고, 하나의 트랜지스터로 기준 전압의 발생을 제어하므로 적은 수의 부품으로 간단하게 구현할 수 있다.As described above, the CMOS reference current source circuit according to the present invention has a much smaller current consumption at the time of power-down than the conventional CMOS reference current source circuit, and thus can be easily applied to a low-power circuit. Therefore, it can be easily implemented with a small number of parts.
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|---|---|---|---|---|
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