KR100195237B1 - Method for providing trench/locos isolation - Google Patents
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Abstract
트렌치와 로코스형을 조합한 반도체 장치의 소자분리방법에 있어서 트렌치와 로코스형 산화물이 맞닿은 부분에서 기생 트랜지스터의 발생을 방지하는 방법에 관해 개시한다. 본 발명의 소자분리방법은, 반도체 기판에 제1산화막을 형성하는 단계, 상기 제1산화막 위에 질화막을 형성하는 단계, 상기 질화막을 식각하여 활성영역과 비활성영역을 정의하는 단계, 열산화방법으로 필드 산화막을 형성하는 단계, 상기 필드 산화막 위에 포토레지스트를 적용하되 패턴들이 밀집하여 셀 어레이 영역이 될 좁은 부분을 제외하고 그 외부에서 주변회로 영역이 될 넓은 부분의 일부에만 포토레지스트를 적용하는 공정, 상기 포토레지스트와 상기 질화막을 마스크로 하여 상기 필드 산화막을 식각한 후 실리콘 기판에 트렌치를 형성하는 공정, 상기 포토레지스트를 제거한 뒤 제2산화막으로 트렌치를 매립하는 공정, 상기 제2산화막을 상기 질화막이 드러날 때까지 에치백하는 공정, 및 상기 질화막과 패드산화막을 제거하는 공정을 포함하여 구성된다.A method of preventing the occurrence of parasitic transistors in a portion where a trench and a locotype oxide abut in a device isolation method of a semiconductor device combining a trench and a locos type is disclosed. The device isolation method of the present invention comprises the steps of: forming a first oxide film on a semiconductor substrate, forming a nitride film on the first oxide film, defining an active region and an inactive region by etching the nitride film, and a thermal oxidation method. Forming an oxide film, applying a photoresist on the field oxide film, but applying the photoresist only to a part of the wide part that will be a peripheral circuit area from the outside except for a narrow part where the patterns are dense to become a cell array area; Etching the field oxide film using a photoresist and the nitride film as a mask, forming a trench in a silicon substrate, removing the photoresist, and filling a trench with a second oxide film, and revealing the nitride film as the second oxide film. Etching back until removing the nitride film and the pad oxide film. Is configured.
본 발명의 방법에서는 셀어레이 영역과 주변회로 영역의 경계에서 실리콘 기판이 그 상부에 존재하는 잔류 필드 산화막의 두께만큼 낮게 형성되어져 후속 공정에서 실리콘 기판의 표면이 노출되는 문제가 해결되어진다.In the method of the present invention, the silicon substrate is formed at the boundary between the cell array region and the peripheral circuit region as low as the thickness of the residual field oxide film present thereon, thereby solving the problem of exposing the surface of the silicon substrate in a subsequent process.
Description
본 발명은 반도체장치의 소자분리방법에 관한 것으로서, 상세하게는 트렌치와 로코스(LOCOS) 조합형 소자분리시 셀어레이 영역과 주변회로영역 경계에서 기생 트랜지스터의 발생을 방지할 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method of a semiconductor device, and more particularly, to a method of preventing parasitic transistor generation at the boundary between a cell array region and a peripheral circuit region when a trench and LOCOS combination device is separated.
종래에는 소자분리기술로 로코스법이 주로 사용되어 왔으나 버즈 비크(bird's beak)에 의하여 소자면적이 감소하는 문제점이 있었다. 이를 해결하기 위하여 트렌치(trench)를 이용한 트렌치 소자분리기술에 대한 연구가 활발히 진행되어 최근 STI(Shallow Trench Isolation)법이 제안되어진 바 있다. 더우기 최근 도입된 CMP(Chemical Mechanical Polishing) 공정은 STI법을 획기적으로 단순화시키면서 STI법의 기술적 가치를 더욱 높여 놓았다.Conventionally, the LOCOS method has been mainly used as a device isolation technology, but there is a problem in that the device area is reduced by bird's beak. In order to solve this problem, research on trench device isolation technology using trenches has been actively conducted. Recently, a shallow trench isolation (STI) method has been proposed. Moreover, the recently introduced Chemical Mechanical Polishing (CMP) process has greatly enhanced the technical value of the STI method while greatly simplifying the STI method.
CMP공정이 도입되어 STI법이 단순화되긴 하였으나 여기에는 중대한 한계점이 존재한다. 즉, 필드 산화막이 에치백 공정을 거치면서 그 프로파일이 나빠지는 문제가 발생한다. 구체적으로 식각율이 높은 비활성 영역에 존재하는 필드 산화막의 높이는 인접한 활성 영역보다 더 낮게 되어 단차가 발생하는데, 이는 CMP 공정에서 디슁효과(dishing effect)가 발생할 때 현저해지게 된다. 상기한 필드 산화막의 프로파일, 즉 단차의 문제는 MOS 트랜지스터에서 험프(hump) 현상을 야기시키고 후속 공정을 진행하기 어렵게 만드는 원인이 된다.Although the CMP process was introduced to simplify the STI method, there are significant limitations. That is, as the field oxide film undergoes an etch back process, a problem arises in that its profile becomes poor. Specifically, the height of the field oxide film present in the inactive region having a high etch rate is lower than that of the adjacent active region, resulting in a step, which becomes remarkable when a dishing effect occurs in the CMP process. The problem of the profile of the field oxide film, that is, the step, causes the hump phenomenon in the MOS transistor and makes the subsequent process difficult to proceed.
디슁효과란, 기판에 트렌치를 형성한 후 절연물질을 채워 넣을 때 필드의 패턴이 넓게 형성되어지는 부분(이하 넓은 부분이라 한다)과 상기 패턴이 좁게 형성되는 부분(이하 좁은 부분이라 한다)에 글로벌(global)한 단차가 생기는데, 이후의 CMP 공정으로 절연물질을 에치백하는 경우 넓은 부분의 절연물질이 심하게 식각되어 접시모양으로 오목해지고 두께는 얇아지는 현상을 말한다. 상기한 넓은 부분은 최종 반도체 장치에서 주변회로영역(Peripheral Circuit Region)이 되는 부분이고, 좁은 부분은 셀어레이영역(Cell Array Region)이 되는 부분이다.Dipping effect is global in the part where the pattern of the field is formed broadly (hereinafter referred to as the wide part) and the part where the pattern is formed narrowly (hereinafter referred to as the narrow part) when the trench is formed in the substrate and the insulating material is filled. A global step occurs, and when the insulating material is etched back by a subsequent CMP process, a large part of the insulating material is severely etched to concave into a dish shape and become thin. The wide portion is a portion that becomes a peripheral circuit region in the final semiconductor device, and the narrow portion is a portion that becomes a cell array region.
상기 디슁현상을 해결하기 위한 방법의 하나로서, STI법과 로코스법을 조합하여 넓은 부분은 로코스법으로 소자분리를 하고 좁은 부분은 트렌치로 소자분리를 하는 방법이 최근 제안되어진 바 있다. 이 방법에 의하면 디슁효과가 현저히 줄어들 뿐만 아니라 필드 산화막의 균일성이 개선되어지는 장점이 있다.As one of the methods for solving the dicing phenomenon, a method of combining the STI method and the LOCOS method and separating the device by the LOCOS method and the narrow part by the LOC method has been recently proposed. This method not only significantly reduces the dicing effect but also has the advantage that the uniformity of the field oxide film is improved.
그러나 상기 트렌치와 로코스 조합형 소자분리방법에서는 트렌치와 로코스형 산화막이 맞닿은 경계부분에서 후속 공정을 진행하는 도중 산화막이 소모되어버려 실리콘 기판이 드러날 가능성이 커지고 그 결과 기생효과(parasitic effect), 즉 기생 액티브 영역이 발생하여 기생 트랜지스터 등이 생성되는 문제가 있다.However, in the trench and LOCOS combined device isolation method, the oxide film is consumed during the subsequent process at the interface where the trench and LOCOS oxide is in contact with each other, thereby increasing the likelihood that the silicon substrate is exposed, resulting in a parasitic effect, that is, a parasitic effect. There is a problem in that an active region is generated and parasitic transistors are generated.
도1은 상기 트렌치와 로코스형 산화막이 맞닿은 경계부분을 간략히 도시한 것이다. 도1을 참조하면, 기판(10) 위의 패턴이 조밀하게 형성된 좁은 부분에 패드 산화막(11), 질화막(12)이 순차로 적층되어 있고, 넓은 부분에 로코스형 산화막(13)이 형성되어 있다. 상기 질화막 사이에는 트렌치(14)가 형성되어 있다. 이 트렌치를 메우기 위해 산화막(15)이 적층된다. 상기 트렌치와 로코스형 산화막의 경계부분(16)은 후속공정에서 실리콘 기판을 노출시키는 문제점을 발생시키는 부분이다.FIG. 1 schematically shows a boundary portion between the trench and the LOCOS oxide film. Referring to FIG. 1, the pad oxide film 11 and the nitride film 12 are sequentially stacked in a narrow portion where the pattern on the substrate 10 is densely formed, and the locotype oxide film 13 is formed in a wide portion. . A trench 14 is formed between the nitride films. An oxide film 15 is stacked to fill this trench. The boundary 16 between the trench and the LOCOS oxide is a part that causes a problem of exposing the silicon substrate in a subsequent process.
결국 현재의 반도체장치 소자분리기술은 트렌치와 로코스 조합형 소자분리방법의 장점을 활용할 수 있는 동시에 그 단점인 기생효과의 발생을 방지할 수 있는 수단을 필요로 한다.As a result, current semiconductor device isolation techniques require a means that can take advantage of the trench and LOCOS combination isolation techniques and prevent the occurrence of parasitic effects.
도 1은 트렌치와 로코스형 산화막이 맞닿은 부분을 간략히 도시한 것이다.1 is a view schematically illustrating a portion where a trench and a locotype oxide film contact each other.
도 2a 내지 도 2e는 본 발명의 일 실시예에 의한 개선된 트렌치/로코스 조합형 소자분리방법을 그 공정단계별로 도시한 단면도들이다.2A through 2E are cross-sectional views illustrating an improved trench / locos combination device isolation method according to an exemplary embodiment of the present invention according to its process steps.
트렌치와 로코스 조합형 소자분리방법에 있어서, 셀 어레이 영역이 될 패턴이 좁은 부분과 외부회로영역이 될 패턴이 넓은 부분과의 경계부분에서 기생효과의 발생을 방지할 수 있는 방법이 기술되어진다.In the trench and LOCOS combination type device separation method, a method for preventing the occurrence of parasitic effects at the boundary portion between the narrow portion of the cell array region and the wide portion of the pattern to be the external circuit region is described.
본 발명은 상기 기생효과의 발생을 방지하기 위하여, 상기 좁은 부분과 상기 넓은 부분과의 경계영역 및 상기 좁은 부분을 노출시키도록 포토레지스트를 도포한 후, 상기 포토레지스트를 마스크로 하여 식각공정을 수행함으로써 상기 좁은 부분에 복수의 소자분리용 트렌치를 형성하면서 상기 경계영역에는 기생효과 방지용 트렌치를 형성하는 것을 특징으로 하는 개선된 트렌치와 로코스 조합형 소자분리방법을 제공한다.In order to prevent the parasitic effect from occurring, the photoresist is applied to expose the boundary area between the narrow portion and the wide portion and the narrow portion, and then the etching process is performed using the photoresist as a mask. By providing a plurality of device isolation trenches in the narrow portion while providing a trench for preventing parasitic effects in the boundary region, it provides an improved trench and LOCOS combination device isolation method.
트렌치와 로코스 조합형 소자분리방법에서는 필드 산화막이 형성된 표면에 상기한 좁은 부분, 넓은 부분, 및 그 경계영역의 세 부분이 존재하게 되는 바, 상기 포토레지스트는 넓은 부분에 도포된다. 즉 좁은 부분과 그 경계영역에 존재하는 필드 산화막은 노출되어진다.In the trench and LOCOS combined device isolation method, the narrow portion, the wide portion, and the three portions of the boundary region exist on the surface where the field oxide film is formed. The photoresist is applied to the wide portion. In other words, the field oxide film existing in the narrow portion and the boundary region is exposed.
상기 경계영역은 후속 공정에서 실리콘 기판을 노출시키는 문제점을 발생시키는 부분이다. 따라서 이 영역을 미리 식각해 버린다면 후속 공정에서 실리콘 기판이 노출될 가능성이 없어진다.The boundary region is a portion that causes the problem of exposing the silicon substrate in a subsequent process. Therefore, if the region is etched in advance, there is no possibility of exposing the silicon substrate in a subsequent process.
본 발명의 핵심은 후속공정에서 노출될 가능성이 큰 실리콘 기판 부분을 트렌치 형성단계에서 미리 제거해버리는 데에 있다. 이러한 제거는 본 발명의 기생효과 방지용 트렌치를 형성함으로써 달성되어진다. 즉 본 발명에서는 문제의 소지가 있는 실리콘 기판 부분을 미리 식각하여 상기 기생효과 방지용 트렌치를 형성한 다음 이 트렌치를 안정적인 절연막으로 매립함으로써 후속 공정에서의 기판노출과 그 결과로 인한 기생효과의 발생가능성을 봉쇄한다.The key point of the present invention is to remove the portion of the silicon substrate which is likely to be exposed in a subsequent process in advance in the trench formation step. This removal is achieved by forming the parasitic protection trench of the present invention. In other words, in the present invention, a portion of the silicon substrate having a problem is etched in advance to form the parasitic effect prevention trench, and then the trench is buried with a stable insulating film to prevent the substrate exposure and subsequent parasitic effects in the subsequent process. Blockade.
상기 기생효과 방지용 트렌치는 포토레지스트를 마스크로 하여 넓은 부분의 필드 산화막과 그 하부의 기판을 식각함으로써 형성되어진다. 이하에서는 상기 포토레지스트를 셀-오픈-포토레지스트(cell open photoresist)라 한다.The parasitic prevention trench is formed by etching a wide field oxide film and a substrate below the photoresist as a mask. Hereinafter, the photoresist is called cell open photoresist.
셀-오픈-포토레지스트는 상기 경계영역 및 상기 좁은 부분을 노출시키도록 도포된 다음 트렌치 형성시의 식각공정에서 마스크로 사용되는 것이다. 따라서 상기 식각시에는 상기 좁은 부분에 복수의 소자분리용 트렌치들이 형성되어지고 동시에 상기 경계영역에는 본 발명의 기생효과 방지용 트렌치가 형성되어진다.The cell-open-photoresist is applied to expose the boundary region and the narrow portion and then used as a mask in an etching process during trench formation. Therefore, during the etching, a plurality of device isolation trenches are formed in the narrow portion, and at the same time, the parasitic effect prevention trench of the present invention is formed in the boundary region.
형성된 상기 두 종류의 트렌치에는 산화물이 CVD법으로 채워 넣어지는데, 이때 넓은 부분에는 필드 산화막이 식각되지 않은 채 존재하므로 글로벌한 단차가 형성되지 않는다. 후속하여 이 산화물은 CMP공정으로 질화막이 드러날 때까지 제거되는데, 이때 경계영역의 기판에는 상기 기생효과 방지용 트렌치가 파여져 있어 상기 기판이 노출되는 문제가 발생하지 않게 된다.Oxides are filled in the two types of trenches formed by CVD. In this case, since the field oxide film is not etched in a wide portion, a global step is not formed. Subsequently, the oxide is removed until the nitride film is exposed by the CMP process. At this time, the parasitic prevention trench is dug into the substrate in the boundary region so that the substrate is not exposed.
이하에서는 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
도 2a 내지 도 2e는 본 발명의 일 실시예에 의한 개선된 트렌치/로코스 조합형 소자분리방법을 그 공정단계별로 도시한 단면도들이다.2A through 2E are cross-sectional views illustrating an improved trench / locos combination device isolation method according to an exemplary embodiment of the present invention according to its process steps.
도 2a는 로코스형 소자분리를 형성하는 단계이다. 구체적으로 실리콘 기판(20) 상에 제1산화막(21)을 약 200Å 정도의 두께로 증착한다. 제1산화막(21)은 열산화막 또는 CVD 산화막인 것이 바람직하다. 그 위에 질화막(22)을 약 2000Å 정도의 두께로 형성하고 이 질화막을 패터닝하여 비활성 영역과 활성영역을 정의한다. 상기 결과물을 산화시켜 필드 산화막(23, 24)을 형성한다.2A is a step of forming a LOCOS type device isolation. Specifically, the first oxide film 21 is deposited on the silicon substrate 20 to a thickness of about 200 GPa. The first oxide film 21 is preferably a thermal oxide film or a CVD oxide film. The nitride film 22 is formed thereon with a thickness of about 2000 mm 3, and the nitride film is patterned to define an inactive region and an active region. The resultant product is oxidized to form field oxide films 23 and 24.
도 2b는 셀-오픈-포토레지스트를 형성하는 단계이다. 구체적으로 상기 좁은 부분 및 상기 경계영역이 노출되도록 포토레지스트(25)를 도포한다. 이때 어느정도까지를 상기 경계영역으로 설정하는가가 후속하는 공정에서의 실리콘 기판 표면의 상대 높이를 결정한다.2B is a step of forming a cell-open-photoresist. Specifically, the photoresist 25 is coated to expose the narrow portion and the boundary region. The extent to which the boundary area is set here determines the relative height of the silicon substrate surface in subsequent steps.
필드 산화막은 그 단면이 타원형에 유사한 구조이다. 즉, 실리콘 기판 표면 위의 필드 산화막 하부면은 가운데가 오목한 구조이기에 중앙부분에서 실리콘 기판 표면의 높이가 제일 낮아진다. 따라서 상기 중앙부분으로부터 좁은부분쪽 가장자리까지를 경계영역으로 설정하면 기판 표면의 상대 높이를 최저로 하면서 기생효과 발생 방지효과를 극대로 할 수 있다.The field oxide film has a structure similar to that of an oval in cross section. That is, since the bottom surface of the field oxide film on the silicon substrate surface is concave in the center, the height of the silicon substrate surface is lowest at the center portion. Therefore, by setting the boundary area from the central portion to the narrow edge, the parasitic effect can be maximized while minimizing the relative height of the substrate surface.
도 2c는 노출된 상기 필드 산화막을 식각하여 트렌치를 형성하는 단계이다. 구체적으로 등방성 건식식각을 이용하여 노출된 상기 필드산화막(23,24)을 실리콘 기판이 드러날 때까지 식각한다. 이때 실리콘 기판은 필드 산화막의 하부 표면과 같은 둥근 모양으로 드러나게 되는데, 이는 후속하는 실리콘 기판 식각공정에서 둥근 모양의 트렌치 바닥을 얻을 수 있게 한다. 다음으로, 이방성 건식식각으로 실리콘 기판을 식각하여 소자분리용 트렌치(26)와 기생효과 방지용 트렌치(26')를 형성한다. 이때 상기한 바와 같이 트렌치 바닥이 둥글게 형성되어 있기 때문에 트렌치 가장자리의 응력에 기인하는 누설전류를 감소시킬 수 있다.2C is a step of forming a trench by etching the exposed field oxide layer. Specifically, the exposed field oxide layers 23 and 24 are etched using isotropic dry etching until the silicon substrate is exposed. The silicon substrate is then exposed to the same round shape as the lower surface of the field oxide layer, which allows to obtain a round trench bottom in a subsequent silicon substrate etching process. Next, the silicon substrate is etched by anisotropic dry etching to form the device isolation trench 26 and the parasitic effect prevention trench 26 '. At this time, since the trench bottom is rounded as described above, the leakage current due to the stress at the edge of the trench can be reduced.
도 2c는 셀-오픈-포토레지스트를 제거하고 CVD법을 이용하여 트렌치된 부분을 산화물(27)로 채워 넣은 것을 도시한 단면도이다. 이때 셀-오픈-포토레지스트(25)로 가려져 있었던 넓은 부분에는 필드 산화막(24')이 존재하므로 산화물을 채워 넣을 때 단차가 발생하지 않는다. 다음으로 CMP 공정을 이용하여 질화막이 드러날 때까지 산화물을 제거한다.FIG. 2C is a cross-sectional view showing that the cell-open-photoresist is removed and the trench 27 is filled with the oxide 27 by CVD. At this time, since the field oxide film 24 'exists in the wide part that is covered by the cell-open-photoresist 25, a step does not occur when the oxide is filled. Next, the oxide is removed using a CMP process until the nitride film is exposed.
도 2e는 나머지 적층구조인 질화막(22)과 산화막(21)을 제거한 후의 최종 분리형태를 도시한 단면도이다. 구체적으로 필드의 좁은 부분에 절연물로 채워진 소자분리용 트렌치들(28)이 형성되어 있고 넓은 부분에는 실리콘 기판의 표면 높이를 낮추는 절연물로 채워진 기생효과 방지용 트렌치(29)가 형성되어 있다.2E is a cross-sectional view showing the final separation after removing the nitride film 22 and the oxide film 21, which are the remaining stacked structures. Specifically, device isolation trenches 28 filled with an insulator are formed in a narrow part of the field, and parasitic effect prevention trenches 29 filled with an insulator lowering the surface height of the silicon substrate are formed in a wide part.
본 발명은 상기에서 기술한 실시예에만 한정되는 것이 아니고 다양하게 응용되어질 수 있는 것이다. 예컨데 본 발명의 기생효과 방지용 트렌치 형성방법과 트렌치 입구 가장자리 프로파일 개선방법을 조합하면 더욱 정밀한 소자분리를 행할 수 있다. 트렌치 입구의 프로파일을 개선하기 위해 질화막 측벽에 폴리 실리콘 스페이서를 형성한 후 트렌치 형성시 스페이서 아래쪽에 필드 산화막을 남기는 방법을 사용할 수 있다. 이 남아 있는 필드 산화막은 트렌치 입구의 프로파일이 로코스 형으로 부드럽게 형성될 수 있도록 한다.The present invention is not limited to the above-described embodiment, but can be applied in various ways. For example, by combining the method for forming the parasitic effect prevention trench and the method for improving the trench inlet edge profile of the present invention, more precise device isolation can be performed. In order to improve the profile of the trench inlet, it is possible to use a method of forming a polysilicon spacer on the sidewall of the nitride layer and then leaving a field oxide layer under the spacer when forming the trench. This remaining field oxide film allows the trench inlet profile to be formed smoothly in the locos type.
상기한 바와 같이, 본 발명의 방법에 의하면 셀 어레이 영역과 주변회로영역의 경계가 될 부분을 가공하는 공정 중에 기판 표면노출로 인한 기생효과의 발생이 방지되어지고, 상기 경계에서 글로벌한 단차 형성이 억제되어지는 장점이 있다.As described above, according to the method of the present invention, the parasitic effect due to the surface exposure of the substrate is prevented during the processing of the portion to be the boundary between the cell array region and the peripheral circuit region, and the global step formation at the boundary is prevented. There is an advantage to be suppressed.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11749908B2 (en) | 2022-01-05 | 2023-09-05 | Agency For Defense Development | Method for designing non-uniformly spaced linear array antenna and computer-readable storage medium for executing same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1996
- 1996-08-27 KR KR1019960035888A patent/KR100195237B1/en not_active IP Right Cessation
Cited By (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19980016344A (en) | 1998-05-25 |
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