KR100195225B1 - Method of forming contact hole in semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 8
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 89
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 기판 상부에 형성된 다수의 도전층을 동시에 개방시키기 위한 콘택홀을 형성시키기 위한 방법에 관하여 기재하고 있다. 이는 실리콘 기판 상부의 상이한 위치에 형성되는 다수의 도전층을 절연시키기 위한 절연막을 형성시키는 단계와, 상기 절연막상에 소정 형상의 패턴을 구비한 감광층을 형성시키는 단계와, 상기 다수의 도전층중에서 상대적으로 높은 위치에 형성되는 제1도전층이 개방될 때 까지 상기 감광층의 패턴을 통하여 노출되는 상기 절연막의 일부를 식각시켜서 다수의 콘택홀을 형성시키고 상기 절연막상에 잔존하는 감광층을 제거하는 단계와, 상기 다수의 콘택홀에 포함되는 제1콘택홀을 통하여 노출되는 상기 제1도전층의 표면상에 식각 저지층을 형성시키는 단계와, 상기 절연막을 식각하여서 상기 제1콘택홀을 제외한 다른 콘택홀을 통하여 상대적으로 낮은 위치에 형성되는 다른 도전층을 노출시키는 단계와, 상기 절연막에 형성된 다수의 콘택홀을 통하여 상기 다수의 도전층과 전기적으로 도통되는 콘택 메탈층을 형성시키는 단계로 이루어진다. 따라서, 본 발명에 따르면, 식각 저지층에 의하여 제1도전층이 손상되는 것을 방지시킴으로서 반도체 장치의 성능 및 신뢰도를 향상시킨다.The present invention describes a method for forming contact holes for simultaneously opening a plurality of conductive layers formed on a semiconductor substrate. This method includes forming an insulating film for insulating a plurality of conductive layers formed at different positions on a silicon substrate, forming a photosensitive layer having a pattern of a predetermined shape on the insulating film, and among the plurality of conductive layers. Etching a part of the insulating film exposed through the pattern of the photosensitive layer until the first conductive layer formed at a relatively high position is opened to form a plurality of contact holes and removing the remaining photosensitive layer on the insulating film. Forming an etch stop layer on a surface of the first conductive layer exposed through the first contact holes included in the plurality of contact holes, and etching the insulating layer to remove the first contact holes other than the first contact holes. Exposing another conductive layer formed at a relatively low position through the contact hole, and through a plurality of contact holes formed in the insulating layer. Thereby forming a contact metal layer in electrical contact with the plurality of conductive layers. Therefore, according to the present invention, the first conductive layer is prevented from being damaged by the etch stop layer, thereby improving the performance and reliability of the semiconductor device.
Description
본 발명은 반도체 장치의 콘택홀 형성 방법에 관한 것이며, 특히 상이한 단차를 갖는 서로 다른 도전층을 노출시키기 위한 콘택홀을 동시에 형성시킬 때 낮은 위치에 해당되는 도전층이 오버 에칭되는 것을 방지 시킬 수 있는 반도체 장치의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device, and in particular, when forming contact holes for exposing different conductive layers having different steps at the same time, it is possible to prevent over-etching of conductive layers corresponding to low positions. A method for forming a contact hole in a semiconductor device.
일반적으로, 반도체 장치의 집적도가 증가됨에 따라서 반도체 메모리 장치의 경우 단위셀이 차지하는 면적이 점차적으로 축소되므로 결과적으로 칩내에 콘택홀을 형성시킬 수 있는 영역의 감소가 심각해지고 또한 서브 도전층으로 작용하는 게이트 전극, 비트 라인 전극, 커패시터의 스토리지 전극 또는 플레이트 전극 등과 같은 메탈 배선사이의 층간 전기적 절연을 위한 다층의 절연막의 높이가 상대적으로 증가하므로 이러한 절연막에 메탈 콘택홀을 형성하는 경우에 이러한 콘택홀의 종횡비도 상대적으로 증가한다.In general, as the degree of integration of semiconductor devices increases, the area occupied by unit cells gradually decreases in the case of semiconductor memory devices. As a result, the reduction of the area in which the contact holes can be formed in the chip becomes severe and serves as a sub-conductive layer. Since the height of a multilayer insulating film for interlayer electrical insulation between metal wirings such as a gate electrode, a bit line electrode, a storage electrode of a capacitor, or a plate electrode is relatively increased, the aspect ratio of such a contact hole in the case of forming a metal contact hole in the insulating film Also increases relatively.
한편, 게이트 전극, 비트 라인 전극, 커패시터의 스토리지 전극 또는 플레이트 전극 등과 같이 실리콘 기판상에 상이한 높이로 위치하는 다수의 서브 도전층을 전기적으로 도통시키기 위하여 절연층에 다수의 콘택홀을 동시에 형성하는 경우에 상대적으로 높은 위치에 해당하는 도전층이 오버 에칭됨으로서 손상을 당하여 반도체 장치의 성능을 저하시키므로 이를 해소시키기 위하여 오픈시키고자 하는 도전층상에 적층되는 절연막의 적층 두께를 일정하게 유지시켜서 콘택홀을 형성시키는 방안이 제안되었다.Meanwhile, when a plurality of contact holes are simultaneously formed in the insulating layer in order to electrically conduct a plurality of sub conductive layers located at different heights on the silicon substrate, such as a gate electrode, a bit line electrode, a storage electrode of a capacitor, or a plate electrode. Since the conductive layer corresponding to the relatively high position is over-etched, it is damaged and degrades the performance of the semiconductor device. Thus, in order to solve this problem, the contact hole is formed by maintaining a constant thickness of the insulating film laminated on the conductive layer to be opened. A proposal has been proposed.
즉, 종래 실시예에 따라서 복수개의 콘택홀이 동시에 형성된 실리콘 기판을 단면 도시한 도 1 내지 도 4를 참조하면, 소자 분리 영역 형성 공정에 의하여 실리콘 기판(110)상에 형성된 필드 산화막(FOX)에 의해서 한정된 활성 영역상에 게이트 전극(120)을 형성시키고 상기 게이트 전극(120)의 측면에 스페이서(121)을 형성시키며 이 후에 상기 결과물의 전면에 절연 물질을 소정 두께로 증착시켜서 절연층(130)을 형성시킨다.That is, referring to FIGS. 1 to 4, which illustrate cross-sectional views of a silicon substrate in which a plurality of contact holes are formed at the same time according to a conventional embodiment, a field oxide film FOX formed on the silicon substrate 110 by a device isolation region forming process is described. Forming a gate electrode 120 on the active region defined by the spacer, forming a spacer 121 on the side of the gate electrode 120, and then depositing an insulating material to a predetermined thickness on the entire surface of the resultant insulating layer 130. To form.
이때, 상기 절연층(130)의 적층 두께는 상기 복수개의 도전층 즉 게이트 전극상에 일정한 두께로 유지되도록 형성되고 예를 들면 상기 필드 산화막(FOX)상에 형성되어서 상대적으로 높은 위치에 해당되는 게이트 전극상에 적층되는 상기 절연층(130)의 적층 두께(T1)는 상기 실리콘 기판(110)의 활성 영역상에 형성된 상대적으로 낮은 위치에 해당되는 게이트 전극상에 적층되는 상기 절연층(130)의 적층 두께(T2)와 동일하게 유지된다.In this case, the stack thickness of the insulating layer 130 is formed to be maintained at a predetermined thickness on the plurality of conductive layers, that is, the gate electrode, and is formed on, for example, the field oxide film FOX and corresponds to a relatively high position. A stack thickness T 1 of the insulating layer 130 stacked on the electrode is stacked on the gate electrode corresponding to a relatively low position formed on the active region of the silicon substrate 110. It is kept equal to the lamination thickness T 2 of .
또한, 상기 절연층(130)의 전면에 소정 형상의 패턴을 구비한 감광층(140)을 형성시킨 후 상기 감광층의 패턴을 식각 마스크로 하여서 상기 복수개의 게이트 전극(120)을 개방시키는 콘택홀을 동시에 복수개 형성시킨 후 도 4에 가상선으로 표시된 바와 같이 상기 결과물의 전면에 도전성 물질을 스퍼터링 증착 공정 또는 플라즈마 증착 공정에 의하여 소정 두께로 증착시킴으로서 상기 콘택홀을 통하여 상기 게이트 전극(120)에 도통되는 콘택 메탈층을 형성시킨다.In addition, after forming the photosensitive layer 140 having a pattern having a predetermined shape on the entire surface of the insulating layer 130, a contact hole for opening the plurality of gate electrodes 120 using the pattern of the photosensitive layer as an etching mask After forming a plurality of at the same time as shown in phantom line in Figure 4 by conducting the conductive material on the front surface of the resultant by a sputtering deposition process or a plasma deposition process by depositing a predetermined thickness to conduct to the gate electrode 120 through the contact hole A contact metal layer is formed.
비록 상기된 바와 같은 콘택홀 형성 방법에 의하여 상대적으로 높은 위치에 형성된 도전층이 상대적으로 낮은 위치에 형성된 도전층을 개방시키기 위한 콘택홀을 형성시킬 때 손상받는 것을 방지시킬 수 있지만 반도체 장치의 집적도가 증가하고 디자인 룰이 감소하는 추세하에서 종래의 콘택홀 형성 방법을 적용시키는 데는 무리가 따르게 되므로 콘택홀 부위에 손상이 발생되는 것을 방지시키기 어렵다는 문제점이 야기된다.Although the conductive layer formed at the relatively high position can be prevented from being damaged when forming the contact hole for opening the conductive layer formed at the relatively low position by the contact hole forming method as described above, the degree of integration of the semiconductor device In the trend of increasing and decreasing design rules, applying a conventional method for forming a contact hole causes a problem that it is difficult to prevent damage to the contact hole area.
상기된 바와 같은 종래의 문제점을 해소시키기 위한 본 발명의 기술적 과제는 실리콘 기판 상부의 상이한 높이에 위치하여 형성되는 서로 다른 복수개의 도전층을 동시에 개방시키기 위한 콘택홀을 형성시킬 때 상대적으로 높은 위치에 형성된 도전층상에 실리콘 에피택셜 성장을 시키거나 선택적 텅스텐 실리사이드를 성장시킴으로서 형성되는 식각 저지층에 의하여 상기 도전층이 다른 도전층용 콘택홀을 형성시킬 때 손상을 받는 것을 방지시켜서 반도체 장치의 성능 및 신뢰도를 향상시킬 수 있는 반도체 장치의 콘택홀 형성 방법을 제공한다.The technical problem of the present invention for solving the conventional problems as described above is a relatively high position when forming contact holes for simultaneously opening a plurality of different conductive layers formed at different heights above the silicon substrate. The etching stop layer formed by growing silicon epitaxial growth or growing selective tungsten silicide on the formed conductive layer prevents the conductive layer from being damaged when forming another contact hole for another conductive layer, thereby improving the performance and reliability of the semiconductor device. Provided is a method for forming a contact hole in a semiconductor device that can be improved.
도 1 내지 도 4는 종래 실시예에 따라서 콘택홀이 형성된 반도체 기판을 도시한 단면도.1 to 4 are cross-sectional views illustrating a semiconductor substrate in which contact holes are formed according to a conventional embodiment.
도 5 내지 도 8은 본 발명의 실시예에 따라서 콘택홀이 형성된 반도체 기판을 도시한 단면도.5 to 8 are cross-sectional views illustrating a semiconductor substrate on which contact holes are formed according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing
510. 실리콘 기판 520. 게이트 전극510. Silicon substrate 520. Gate electrode
521. 제1도전층 530. 절연층521. First conductive layer 530. Insulating layer
540. 감광층 550. 식각 저지층540. Photosensitive layer 550. Etch stop layer
기술적 과제를 달성하기 위하여 본 발명은, 실리콘 기판 상부의 상이한 위치에 형성되는 다수의 도전층을 절연시키기 위한 절연막을 형성시키는 단계와, 상기 절연막상에 소정 형상의 패턴을 구비한 감광층을 형성시키는 단계와, 상기 다수의 도전층중에서 상대적으로 높은 위치에 형성되는 제1도전층이 개방될 때 까지 상기 감광층의 패턴을 통하여 노출되는 상기 절연막의 일부를 식각시켜서 다수의 콘택홀을 형성시키고 상기 절연막상에 잔존하는 감광층을 제거하는 단계와, 상기 다수의 콘택홀에 포함되는 제1콘택홀을 통하여 노출되는 상기 제1도전층의 표면상에 식각 저지층을 형성시키는 단계와, 상기 절연막을 식각하여서 상기 제1콘택홀을 제외한 다른 콘택홀을 통하여 상대적으로 낮은 위치에 형성되는 다른 도전층을 노출시키는 단계와, 상기 절연막에 형성된 다수의 콘택홀을 통하여 상기 다수의 도전층과 전기적으로 도통되는 콘택 메탈층을 형성시키는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법을 제공한다.In order to achieve the technical problem, the present invention is to form an insulating film for insulating a plurality of conductive layers formed at different positions on the silicon substrate, and to form a photosensitive layer having a pattern of a predetermined shape on the insulating film Forming a plurality of contact holes by etching a portion of the insulating layer exposed through the pattern of the photosensitive layer until the first conductive layer formed at a relatively high position among the plurality of conductive layers is opened. Removing the photosensitive layer remaining on the film, forming an etch stop layer on the surface of the first conductive layer exposed through the first contact holes included in the plurality of contact holes, and etching the insulating film Exposing another conductive layer formed at a relatively low position through the other contact holes except the first contact hole; It provides a number of the plurality of contact holes through the conductive layer and the electrical contact-hole forming method for a semiconductor device, characterized in that comprising the step of forming the contact metal layer that is formed on the conductive film.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5 내지 도 8은 본 발명의 실시예에 따라서 실리콘 기판 상부에 형성된 다수의 도전층을 개방시키기 위한 콘택홀을 형성시키기 위한 방법을 순차적으로 도시한 단면도.5 through 8 are cross-sectional views sequentially illustrating a method for forming contact holes for opening a plurality of conductive layers formed on a silicon substrate according to an embodiment of the present invention.
즉, 본 발명에 따른 반도체 장치의 콘택홀 형성 방법은 실리콘 기판(510) 상부의 상이한 위치에 형성되는 다수의 도전층(520,521)을 절연시키기 위한 절연막(530)을 형성시키는 단계와, 상기 절연막(530)상에 소정 형상의 패턴을 구비한 감광층(540)을 형성시키는 단계와, 상기 다수의 도전층중에서 상대적으로 높은 위치에 형성되는 제1도전층(521)이 개방될 때 까지 상기 감광층(540)의 패턴을 통하여 노출되는 상기 절연막(530)의 일부를 식각시켜서 다수의 콘택홀(CH1,CH2,CH3)을 형성시키고 상기 절연막(530)상에 잔존하는 감광층(540)을 제거하는 단계와, 상기 다수의 콘택홀에 포함되는 제1콘택홀(CH1)을 통하여 노출되는 상기 제1도전층(521)의 표면상에 식각 저지층(550)을 형성시키는 단계와, 상기 절연막(540)을 식각하여서 상기 제1콘택홀(CH1)을 제외한 다른 콘택홀(CH2,CH3)을 통하여 상대적으로 낮은 위치에 형성되는 다른 도전층(520)을 노출시키는 단계와, 상기 절연막(530)에 형성된 다수의 콘택홀(CH1,CH2,CH3)을 통하여 상기 다수의 도전층(520,521)과 전기적으로 도통되는 콘택 메탈층을 형성시키는 단계로 이루어진다.That is, in the method of forming a contact hole in a semiconductor device according to the present invention, the method may include forming an insulating film 530 for insulating a plurality of conductive layers 520 and 521 formed at different positions on the silicon substrate 510, and forming the insulating film ( Forming a photosensitive layer 540 having a pattern of a predetermined shape on the 530, and the first photosensitive layer 521 formed at a relatively high position among the plurality of conductive layers is opened. A portion of the insulating film 530 exposed through the pattern of 540 is etched to form a plurality of contact holes CH 1 , CH 2 , and CH 3 , and the photosensitive layer 540 remaining on the insulating film 530 is formed. Forming an etch stop layer 550 on a surface of the first conductive layer 521 exposed through the first contact hole CH 1 included in the plurality of contact holes; other cones hayeoseo etching the insulating film 540 excluding the first contact holes (CH 1) Hall (CH 2, CH 3) relative to and exposing the other conductive layer 520 is formed at a lower position, a plurality of contact holes formed in said insulating film (530), (CH 1, CH 2, CH 3) through the Forming a contact metal layer electrically connected to the plurality of conductive layers 520 and 521.
먼저, 실리콘 기판(510) 상부에 형성된 다수의 도전층(520,521)을 절연시키기 위한 절연막(530)상에 소정 형상의 감광층(540)이 형성되는 것을 단면 도시한 도 5를 참조하면, 실리콘 국부 산화 공정 등과 같은 소자 분리 영역 형성 공정에 의하여 실리콘 기판(510)상에 형성되는 필드 산화막(fox)에 의하여 활성 영역을 한정시킨 후 상기 활성 영역상에 소정 형상의 게이트 전극(520)을 형성시키고 또한 상기 게이트 전극(520)을 이온 주입 마스크로 하여서 상기 실리콘 기판(510)의 활성 영역상에 불순물 이온을 이온 주입 공정에 의하여 주입시킴으로서 트랜지스터와 같은 소자를 형성하고 이러한 소자를 절연시키기 위하여 산화막을 적층시킴으로서 제1절연막을 형성시킨다.First, referring to FIG. 5, in which a photosensitive layer 540 having a predetermined shape is formed on an insulating film 530 to insulate a plurality of conductive layers 520 and 521 formed on the silicon substrate 510, the silicon localization is performed. After the active region is defined by the field oxide film fox formed on the silicon substrate 510 by an element isolation region forming process such as an oxidation process, a gate electrode 520 having a predetermined shape is formed on the active region. By implanting impurity ions into the active region of the silicon substrate 510 by using an ion implantation mask using the gate electrode 520 as an ion implantation mask, a device such as a transistor is formed and an oxide film is laminated to insulate such devices. A first insulating film is formed.
이 후에, 상기 제1절연막상에 화학 기상 증착 공정 등에 의하여 폴리실리콘을 소정 두께로 적층시키고 패터닝시킴으로서 소정 형상의 제1도전층(521)을 형성시키고 그 결과물의 전면에 BPSG 또는 USG와 같은 절연 물질을 화학 기상 증착 공정에 의하여 소정 두께로 적층시킴으로서 평탄화 특성 및 절연 특성을 갖는 제2절연막을 형성시키며 여기에서 도면을 간단히 설명하기 위하여 상기 제1절연막 및 제2절연막은 도면 부호(530)으로 표시되는 절연막으로 통칭되고 상기 제1도전층(521)은 상기 게이트 전극(520)에 비하여 상대적으로 높은 위치에 형성되어서 단위 소자의 저항 또는 배선으로 사용된다.Subsequently, a first conductive layer 521 having a predetermined shape is formed by stacking and patterning polysilicon to a predetermined thickness on the first insulating layer by a chemical vapor deposition process or the like, and an insulating material such as BPSG or USG on the front surface of the resultant. Is deposited to a predetermined thickness by a chemical vapor deposition process to form a second insulating film having planarization and insulating properties, and the first insulating film and the second insulating film are denoted by reference numeral 530. Commonly referred to as an insulating film, the first conductive layer 521 is formed at a position relatively higher than that of the gate electrode 520 and is used as a resistance or wiring of a unit element.
또한, 상기 제2절연막의 전면에 포토레지스트(PR)를 소정 두께로 도포시킨 후 사진 식각 공정에 의하여 상기 포토레지스트(PR)를 노광 및 현상시킴으로서 상기 실리콘 기판(510)의 상부에 형성된 각각의 소자에 배선 연결용 콘택홀을 형성시킬 수 있는 패턴을 구비한 감광층(540)을 형성시킨다.In addition, after the photoresist PR is coated on the entire surface of the second insulating layer to a predetermined thickness, each device formed on the silicon substrate 510 by exposing and developing the photoresist PR by a photolithography process. A photosensitive layer 540 having a pattern for forming a contact hole for wiring connection is formed on the substrate.
한편, 상기 절연막(530)에 다수의 콘택홀이 형성되어 있는 것을 단면 도시한 도 6을 참조하면, 상기 제1도전층(521)이 노출될 때 까지 상기 감광층(540)의 패턴을 통하여 노출되는 상기 절연막(530)의 일부를 이방성 식각 특성이 양호한 반응성 이온 식각(RIE) 공정 등과 같은 건식 식각 공정에 의하여 에칭시킴으로서 상기 절연막(530)에 상기 제1도전층(521)의 일부를 노출시키는 제1콘택홀(CH1)을 포함하는 다수의 콘택홀(CH2,CH3)이 형성된다.Meanwhile, referring to FIG. 6, in which a plurality of contact holes are formed in the insulating layer 530, the pattern is exposed through the pattern of the photosensitive layer 540 until the first conductive layer 521 is exposed. Etching a portion of the insulating layer 530 by a dry etching process such as a reactive ion etching (RIE) process having good anisotropic etching characteristics to expose a portion of the first conductive layer 521 to the insulating layer 530. A plurality of contact holes CH 2 and CH 3 including one contact hole CH 1 is formed.
이때, 본 발명의 바람직한 일실시예에 따르면, 추후 공정을 진행하기 전에 상기 절연막(530)상에 잔존하는 소정 형상의 감광층(540)을 제거하며 그 결과 추후 식각 공정에 의하여 상기 절연막(530)의 적층 두께를 저하시킴으로서 상기 절연막(530)에 형성되는 다수 콘택홀의 단차를 감소시켜서 종횡비를 향상시키고 이에 의해서 후속 공정을 용이하게 수행할 수 있다.In this case, according to an exemplary embodiment of the present invention, the photosensitive layer 540 having a predetermined shape remaining on the insulating film 530 is removed before the subsequent process, and as a result, the insulating film 530 may be removed by a later etching process. By reducing the thickness of the semiconductor layer, the step ratio of the plurality of contact holes formed in the insulating layer 530 may be reduced, thereby improving the aspect ratio, and thereby the subsequent process may be easily performed.
또한, 상기 제1도전층(521)상에 식각 저지층(550)이 형성되어 있는 것을 단면 도시한 도 7을 참조하면, 상기 제1콘택홀(CH1)을 통하여 노출되는 상기 제1도전층(521)상에 에피택셜 성장을 실시함으로서 실리콘으로 이루어진 소정 두께의 식각 저지층(550)을 형성시키거나 또는 텅스텐(W)을 선택적으로 성장시킴으로서 텅스텐 실리사이드로 이루어진 소정 두께의 식각 저지층(550)을 형성시키며 이때 상기 제1콘택홀(CH1)을 제외한 다른 콘택홀(CH2,CH3)에는 상기된 바와 같은 식각 저지층(550)이 형성되지 않는다.In addition, referring to FIG. 7, in which an etch stop layer 550 is formed on the first conductive layer 521, the first conductive layer exposed through the first contact hole CH 1 is exposed. By etching epitaxially on 521, an etch stop layer 550 having a predetermined thickness of silicon is formed, or by selectively growing tungsten (W), an etch stop layer 550 having a predetermined thickness of tungsten silicide is formed. In this case, the etch stop layer 550 as described above is not formed in the other contact holes CH 2 and CH 3 except for the first contact hole CH 1 .
한편, 상기 제1도전층(521)보다 상대적으로 낮은 위치에 형성되는 다른 도전층 즉 게이트 전극(520) 및 실리콘 기판(520)을 노출시키는 콘택홀(CH2,CH3)이 형성되는 것을 단면 도시한 도 8을 참조하면, 상기 제1도전층(521)상에 식각 저지층(550)이 형성된 결과물을 상기된 바와 같이 이방성 식각 특성이 양호한 반응성 이온 식각(RIE) 공정 등과 같은 건식 식각 공정에 의하여 에칭시키며 그 결과 상기 식각 저지층(550)이 오버 에칭되는 것을 방지시키므로 상기 제1도전층(521)은 손상을 받지 않는 반면에 식각 저지층이 형성되지 않은 콘택홀(CH2,CH3)은 계속적으로 에칭되어서 상기 게이트 전극(520) 및 상기 실리콘 기판(510)의 활성 영역의 일부를 노출되고 또한 상기 절연막(520)의 적층 두께도 감소된 상태로 존재한다.On the other hand, the cross-section that the contact hole (CH 2 , CH 3 ) is formed to expose the other conductive layer formed at a position relatively lower than the first conductive layer 521, that is, the gate electrode 520 and the silicon substrate 520 Referring to FIG. 8, the result of the formation of the etch stop layer 550 on the first conductive layer 521 may be applied to a dry etching process such as a reactive ion etching (RIE) process having good anisotropic etching characteristics as described above. Etching to prevent the etch stop layer 550 from being overetched, so that the first conductive layer 521 is not damaged while the contact holes CH 2 and CH 3 are not formed. Is etched continuously to expose a portion of the active region of the gate electrode 520 and the silicon substrate 510, and the thickness of the insulating layer 520 is also reduced.
그리고, 도 8에 가상선으로 표시되어 있는 바와 같이 추후에 실시되는 증착 공정에 의하여 상기 절연막(530)에 형성된 다수의 콘택홀(CH1,CH2,CH3)을 통하여 상기 실리콘 기판(510)의 상부에 형성된 다수의 도전층(520,521)에 전기적으로 도통될 수 있는 콘택 메탈층을 형성시킨다.As illustrated in FIG. 8, the silicon substrate 510 is formed through a plurality of contact holes CH 1 , CH 2 , and CH 3 formed in the insulating layer 530 by a deposition process performed later. A contact metal layer may be formed to be electrically connected to the plurality of conductive layers 520 and 521 formed on the upper portion of the conductive layer.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명의 당업자는 첨부된 청구 범위에 기재된 본 발명의 요지 및 사상을 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.The foregoing is merely illustrative of a preferred embodiment of the present invention and those skilled in the art can make modifications and variations to the present invention without changing the spirit and spirit of the invention as set forth in the appended claims. .
따라서, 본 발명에 따르면, 다수의 도전층을 동시에 개방시키기 위한 다수의 콘택홀을 형성시킬 때 상대적으로 높은 위치에 형성된 도전층을 개방시키기 위한 콘택홀을 형성시키고 상기 도전층상에 식각 저지층을 형성시킨 후 상대적으로 낮은 위치에 형성된 도전층을 개방시키기 위한 콘택홀을 형성시킴으로서 상대적으로 높은 위치에 형성된 도전층은 식각 저지층에 의하여 손상을 받지 않게 되며 그 결과 반도체 장치의 성능 및 신뢰도를 향상시킨다.Accordingly, according to the present invention, when forming a plurality of contact holes for simultaneously opening a plurality of conductive layers, a contact hole for opening a conductive layer formed at a relatively high position is formed and an etch stop layer is formed on the conductive layer. By forming a contact hole for opening the conductive layer formed at a relatively low position after the formation, the conductive layer formed at the relatively high position is not damaged by the etch stop layer, thereby improving performance and reliability of the semiconductor device.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031536A KR100195225B1 (en) | 1996-07-30 | 1996-07-30 | Method of forming contact hole in semiconductor device |
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|---|---|---|---|
| KR1019960031536A KR100195225B1 (en) | 1996-07-30 | 1996-07-30 | Method of forming contact hole in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980011931A KR980011931A (en) | 1998-04-30 |
| KR100195225B1 true KR100195225B1 (en) | 1999-06-15 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960031536A KR100195225B1 (en) | 1996-07-30 | 1996-07-30 | Method of forming contact hole in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100195225B1 (en) |
-
1996
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|---|---|
| KR980011931A (en) | 1998-04-30 |
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