KR100194676B1 - Transfer gate device - Google Patents
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Abstract
본발명은 전송(transmission)게이트 장치에 관한 것으로서, 더욱 상세하게는, 다결정 실리콘으로 형성된 N형과 P형과 박막 트랜지스터를 조합한 전송 게이트 장치에 관한 것이다. 기판 중앙에 제1게이트가 형성되어 있고 제1게이트 절연막을 제1게이트가 덮고 있고 제1절연막을 덮는 제1다결정 실리콘층이 증착되어 있고 제1다결정 실리콘층 위에 두부분으로 분리되어 고농도 제1도전형 소스/드레인 다결정 실리콘층이 형성되어 있고 고농도 제1도전형 소스/드레인 다결정 실리콘층이 형성되어 있고 고농도 제1도전형 소스/드레인 다결정 실리콘층 및 제1다결정 실리콘층을 덮는 절연막이 형성되어 있고 제2절연막 상부에 형성되어 있으며 양쪽 두 부분에 고농도 제2도전형 소스/드레인 영역을 갖는 제2다결정 실리콘층이 증착되어 있고 제2다결정 실리콘층 및 절연막을 덮는 제2게이트 절연막 및 제2게이트 절연막 상부 중앙에 제2게이트의 차례로 형성되어 있다. 따라서, 본 발명에 따른 전송 게이트 장치는 좁은 면적에 제1, 제2박막 트랜지스터를 수직으로 형성되어 있으므로 집적도를 높일수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission gate device, and more particularly, to a transfer gate device in which an N-type, P-type, and thin film transistor formed of polycrystalline silicon are combined. The first gate is formed in the center of the substrate, the first gate is covered by the first gate, and the first polycrystalline silicon layer is deposited to cover the first insulating layer, and is separated into two parts on the first polycrystalline silicon layer. A source / drain polycrystalline silicon layer is formed, and a high concentration first conductive source / drain polycrystalline silicon layer is formed, and an insulating film covering the high concentration first conductive type source / drain polycrystalline silicon layer and the first polycrystalline silicon layer is formed, and A second polycrystalline silicon layer formed on the insulating layer and having a high concentration of the second conductivity type source / drain regions is deposited on both sides, and the second gate insulating layer and the second gate insulating layer covering the second polycrystalline silicon layer and the insulating layer The second gate is formed in the center in order. Therefore, since the first and second thin film transistors are formed vertically in a small area, the transfer gate device according to the present invention has an effect of increasing the degree of integration.
Description
제1도는 종래의 기술에 따른 전송 게이트 장치의 단면도.1 is a cross-sectional view of a transfer gate device according to the prior art.
제2도는 본 발명의 실시예에 따른 전송 게이트 장치의 단면도.2 is a cross-sectional view of a transfer gate device in accordance with an embodiment of the present invention.
제3도는 일반적인 전송 게이트 장치의 등가 회로이다.3 is an equivalent circuit of a typical transfer gate device.
본 발명은 전송 게이트(transmission gate) 게이트 장치에 관한 것으로서, 더욱 상세하게는, 다결정 실리콘으로 형성된 N형과 P형 박막 트랜지스터를 조합한 전송 게이트 차이에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission gate gate device, and more particularly, to a transfer gate difference combining an N-type and a P-type thin film transistor formed of polycrystalline silicon.
일반적으로 다결정 실리콘은 비정질 실리콘에 비하여 전기적 특성이 좋기 때문에 액정 표시 장치(liquid crystal display)의 스위칭 소자 및 구동 회로용 재료로서 주목을 받고 있다. 그리고 액정 표시 장치에서 기판을 투명한 유리를 사용하기 위해서는 400-500℃ 이하의 낮은 온도에서 결정화하는 공정이 필수적이며, 이러한 저온 결정화 방법으로는 비정질 실리콘에 레이저를 조사하여 결정화시키는 레이저 결정화 방법, 고상 결정화 방법, 램프를 이용하여 표면의 온도를 급속히 올렸다가 식히는 급속 열처리 방법 등이 제시되고 있다.In general, polycrystalline silicon has attracted attention as a material for switching elements and driving circuits of liquid crystal displays because it has better electrical characteristics than amorphous silicon. In order to use transparent glass on a substrate in a liquid crystal display device, a process of crystallizing at a low temperature of 400-500 ° C. or lower is essential. Such low-temperature crystallization method includes a laser crystallization method and a solid-phase crystallization method in which amorphous silicon is irradiated with a laser A method and a rapid heat treatment method for rapidly raising and cooling a surface temperature using a lamp have been proposed.
이러한 다결정 실리콘으로 형성된 박막 트랜지스터는 전기적인 특성이 우수 하기 때문에 액정 표시 장치의 구동 소자로서 사용이 가능하다.이러한 구동 회로는 일반적으로 시프트 레지스터(shift register), 비디오 데이터 버스 라인, 전송 게이트 어레이(array)로 구성되어 있으며, 이러한 전송 게이트 장치의 기본 단위는 N형 및 P형 박막 트랜지스터이며 이 두 박막 트랜지스터를 조합한 CMOS형 전송 게이트를 기본으로 하고 있다.Since the thin film transistor formed of such polycrystalline silicon has excellent electrical characteristics, it can be used as a driving element of a liquid crystal display device. Such driving circuits are generally shift registers, video data bus lines, and transmission gate arrays. The basic unit of such a transfer gate device is an N-type and a P-type thin film transistor, and is based on a CMOS type transfer gate combining the two thin film transistors.
그러면, 첨부한 도면을 참고로 하여 종래의 전송 게이트 장치에 대하여더욱 상세하게 설명한다.Then, the conventional transmission gate device will be described in more detail with reference to the accompanying drawings.
제1도는 종래의 기술에 따른 전송 게이트 장치의 단면도이다. 제1도에 도시한 바와 같이, 종래의 전송 게이트는 기판(1) 상부에 독립적으로 두 부분의 다결정 실리콘층(3,5)이 각각 형성되어 있고, 다결정 실리콘층(3)은 중앙일부를 제외한 양쪽 두 부분에 고농도 N형의 불순물로 도핑되어 있으며, 다결정 실리콘층(5)은 중앙 일부를 제외한 양쪽 두 부분에 고농도 P형의 불순물로 도핑되어 있다. 그리고 기판(1)상부에 다결정 실리콘층(3,5)을 덮는 절연막(7)이 형성되어 있고, 절연막(7) 상부에는 다결정 실리콘(3,5)에서 도핑되지 않은 부분에 대응하는 부분에 각각 제1,제2게이트(9,11)가 형성되어 있다. 그리고 그 상부에 보호막(13)이 형성되어 있으며, 보호막(13)의 일부 위에는 외부의 전원과 접속되는 제1,제2, 제3전극(15,17,19)이 금속으로 이루어져 있다. 여기서 , 제1전극(15)은 다결정 실리콘(3)의 고농도 N형으로 도핑된 두부분 중 한 부분과 접촉되어 있으며, 제2전극(17)은 다결정 실리콘(3)의 고농도 N형으로 도핑된 두 부분 중 나머지 다른 부분과 다결정 실리콘(5)의 고농도 P형으로 도핑된 두 부분 중 한 부분과 일체로 접촉되어 있으며, 제3전극 (19)은 다결정 실리콘(5)의 고농도 P형으로 도핑된 두 부분 나머지 다른 부분과 접촉되어 있다.1 is a cross-sectional view of a transfer gate device according to the prior art. As shown in FIG. 1, in the conventional transfer gate, two portions of the polycrystalline silicon layers 3 and 5 are formed on the substrate 1 independently of each other, and the polycrystalline silicon layer 3 is formed at the center portion thereof. The two parts are doped with a high concentration N-type impurity, and the polycrystalline silicon layer 5 is doped with a high concentration P-type impurity in both parts except the center part. An insulating film 7 is formed on the substrate 1 to cover the polycrystalline silicon layers 3 and 5, and the insulating film 7 is formed on the insulating film 7 on portions corresponding to the undoped portions of the polycrystalline silicon 3 and 5, respectively. First and second gates 9 and 11 are formed. A protective film 13 is formed on the upper portion of the protective film 13, and the first, second, and third electrodes 15, 17, and 19 connected to an external power source are made of metal. Here, the first electrode 15 is in contact with one of the two portions doped with high concentration N-type of the polycrystalline silicon 3, and the second electrode 17 is two doped with the high concentration N-type of the polycrystalline silicon 3. The other part is integrally contacted with one of the two portions doped with the high concentration P-type of the polycrystalline silicon 5, and the third electrode 19 is the two doped with the high concentration P-type of the polycrystalline silicon 5 The part is in contact with the rest of the part.
이러한 종래의 전송 게이트 장치에서는 제1게이트(9)를 통하여 신호가 인가되면 다결정 실리콘(3)에서 도핑되지 않은 부분의 중앙 상부에 채널이 형성된 제1전극 (15)을 통하여 입력된 신호가 제2전극(17)을 통하여 출력되거나, 제2게이트(11)를 통하여 신호가 인가되면 다결정 실리콘(5)에서 도핑되지 않은 부분의 중앙 상부에 채널이 형성되어 제3전극(19)을 통하여 입력된 신호가 제2전극(17)을 통하여 출력된다.In the conventional transmission gate device, when a signal is applied through the first gate 9, a signal input through the first electrode 15 having a channel formed on the center of the undoped portion of the polycrystalline silicon 3 is second. When a signal is output through the electrode 17 or a signal is applied through the second gate 11, a channel is formed at the center of the undoped portion of the polycrystalline silicon 5 to be input through the third electrode 19. Is output through the second electrode 17.
그러나, 이러한 종래의 전송 게이트는 제1, 제2게이트를 포함하는 N형 P형 박막 트랜지스터가 수평으로 형성되어 있기 때문에 집적도가 높아질수록 소자가 차지하는 면적이 상대적으로 넓어지는 문제점을 가지고 있다.However, since the N-type P-type thin film transistor including the first and second gates is formed horizontally, the conventional transfer gate has a problem in that the area occupied by the device increases as the degree of integration increases.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 구동회로에서 전송 게이트 장치가 차지하는 집적면적이 최소가 되도록 하는 데 있다.An object of the present invention is to solve such a problem, and to minimize the integrated area occupied by the transfer gate device in the driving circuit.
이러한 목적을 달성하기 위한 본발명에 따른 전송 게이트 장치는, 기판 중앙에 형성되어 있는 제1게이트, 상기 제1게이트를 덮는 제1게이트절연막, 상기 제1절연막을 덮는 제1다결정 실리콘층, 상기 다결정 실리콘층 위에 분리되어 두 부분으로 각각 형성되어 있는 고농도 제1도전형 소스/드레인 다결정 실리콘층, 상기 고농도 제1도전형 소스/드레인 다결정 실리콘층 및 다결정 실리콘층을덮는 절연막, 상기 절연막 상부에 형성되어 있으며 양쪽 두 부분에 고농도 제2도전형 소스/드레인 영역을 갖는 제2다결정 실리콘층, 상기 제2다결정 실리콘층 및 절연막을 덮는 제2게이트 절연막, 상기 제2게이트 절연막 상부 중앙에 형성되어 있는 제2게이트, 상기 기판 위에 형성되어 있는 보호막, 상기 보호막 상부에 형성되어 있으며 상기 고농도 제1도전형 소스 다결정 시리콘층과 상기 고농도 제2도전형 소스 영역과 콘택홀을 통하여 접촉하고 있는 제1금속 전극, 상기 보호막 상부에 형성되어 있으며 상기 고농도 제1도전형 드레인 다결정 시리콘층과 상기 고농도 제2도전형 드레인 영역과 콘태홀을 통하여 접촉하고 있는 제2금속 전극을 포함하고 있다.A transfer gate device according to the present invention for achieving the above object includes a first gate formed in the center of the substrate, a first gate insulating film covering the first gate, a first polycrystalline silicon layer covering the first insulating film, the polycrystalline A high concentration first conductive source / drain polycrystalline silicon layer separated on the silicon layer and formed in two parts, an insulating layer covering the high concentration first conductive source / drain polycrystalline silicon layer and the polycrystalline silicon layer, and formed on the insulating layer A second polycrystalline silicon layer having a high concentration of the second conductivity type source / drain regions in both portions, a second gate insulating film covering the second polycrystalline silicon layer and the insulating film, and a second formed on an upper center of the second gate insulating film A gate, a passivation layer formed on the substrate, and a high concentration first conductive source layer formed on the passivation layer A first metal electrode in contact with a positive silicon layer and the high concentration second conductive source region through a contact hole, and formed on the passivation layer, and the high concentration first conductive drain polycrystalline silicon layer and the high concentration second conductive drain And a second metal electrode in contact with the region through the contact hole.
본 발명에 따른 이러한 전송 게이트 장치에서는, 제1박막 트랜지스터에 속하는 제1게이트를 통하여 신호가 인가되면 제1다결정 실리콘층의 하부에 제1도전형 채널이 형성되고 제1도전형의 채널을 통하여 제1전극으로 입력되는 전류는 제2전극으로 출력되거나, 제2박막 트랜지스터에 속하는 제2게이트를 통하여 신호가 인가되면 제2다결정 실리콘층의 중앙에 제2도전형 채널이 형성되고 제2도전형의 채널을 통하여 제1전극으로 입력되는 전류는 제2전극으로 출력된다.In such a transfer gate device according to the present invention, when a signal is applied through a first gate belonging to a first thin film transistor, a first conductive channel is formed under the first polycrystalline silicon layer, and a first conductive channel is formed through the first conductive channel. The current input to the first electrode is output to the second electrode, or when a signal is applied through the second gate belonging to the second thin film transistor, a second conductive channel is formed in the center of the second polycrystalline silicon layer, The current input to the first electrode through the channel is output to the second electrode.
여기서, 제2박막 트랜지스터를 제1박막 트랜지스터의 상부에 형성된 제2절연막 위에 형성함으로써 두 박막 트랜지스터가 차지하는 면적이 줄어들게 된다. 그러면, 첨부한 도면을 참고로 하여 본발명에 따른 전송 게이트 장치의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할수 있을 정도로 상세히 설명한다.Here, the area occupied by the two thin film transistors is reduced by forming the second thin film transistor on the second insulating layer formed on the first thin film transistor. Next, embodiments of the transmission gate device according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the embodiments.
제2도는 본 발명의 실시예에 따른 전송 게이트 장치의 단면도이고, 제3도는 일반적인 전송게이트 장치의 등가 회로이다.2 is a cross-sectional view of a transfer gate device according to an embodiment of the present invention, and FIG. 3 is an equivalent circuit of a general transfer gate device.
제2도에 도시한 바와 같이 본 발명의 실시예에 따른 전송 게이트 장치에는 기판(201)의 중앙 상부에 제1게이트(290), 기판(201)상부에 제1게이트(290)를 덮는 제1게이트 절연막(202), 그위에 도핑되지 않은 제1다결정 실리콘층(204)이 각각 형성되어 있다.As shown in FIG. 2, in the transfer gate device according to the exemplary embodiment of the present invention, a first gate 290 is disposed on the center of the substrate 201, and a first gate 290 is disposed on the substrate 201. A gate insulating film 202 and an undoped first polycrystalline silicon layer 204 are respectively formed.
그 위에 N형 불순물이 고농도로 도핑된 다결정 실리콘으로 이루어진 고농도 N형 소스/ 드레인 다결정 실리콘층 (203',203")이 각각 형성되어 있다. 여기서, 고농도 N형 소스/드레인 다결정 실리콘층(203',203")은 제1게이트(209)가 차지하는 부분의 넓이로 분리되어 있다. 이어, 고농도 N형 소스/드레인 다결정 실리콘층(203,203")을 덮는 절연막(260)을 포함하는 제1박막 트랜지스터가 형성되어 있다.A high concentration N type source / drain polycrystalline silicon layer 203 ', 203 "made of polycrystalline silicon heavily doped with N type impurities is formed thereon, where a high concentration N type source / drain polycrystalline silicon layer 203' is formed. 203 "are separated by the width of the portion occupied by the first gate 209. Subsequently, a first thin film transistor including an insulating film 260 covering the high concentration N-type source / drain polycrystalline silicon layer 203 and 203 ″ is formed.
이어, 제1박막 트랜지스터와 대응하는 절연막(206) 상부에 중앙부를 제외한 양쪽 두 부분에 P형 불순물이 고농도로 도핑된 다결정 실리콘으로 이루어진 고농도 P형 소스/드레인 영역(205',205")을 포함하는 제2다결정 실리콘층(205)이 형성되어 있다. 그리고 고농도 P형 소스/드레인 영역(205',205")을 포함하는 제2다결정 실리콘층(205)위에 기판 (201)을 덮는 제2게이트 절연막(208)이 형성되어 있고, 제1게이트(209)에 대응하는 절연막(208) 상부에 형성되어 있는 제2게이트 (211)를 포함하는 제2박막 트랜지스터가 형성되어 있다. 그리고 제2박막 트랜지스터 상부에는 소자를 보호하는 보호막(213)이 형성되어 있다.Subsequently, both portions except the center portion of the first thin film transistor and the corresponding insulating layer 206 include high concentration P-type source / drain regions 205 'and 205 "made of polycrystalline silicon doped with P-type impurities. A second polycrystalline silicon layer 205 is formed, and a second gate covering the substrate 201 over the second polycrystalline silicon layer 205 including the high concentration P-type source / drain regions 205 'and 205 ". An insulating film 208 is formed, and a second thin film transistor including a second gate 211 formed on the insulating film 208 corresponding to the first gate 209 is formed. A passivation layer 213 is formed on the second thin film transistor to protect the device.
그리고 보호막(213) 상부에는 제1, 제2전극(215,217)이 각각 분리되어 형성되어 있다, 여기서 제1전극(215)은 제2게이트 절연막(208), 절연막(206) 및 보호막(213)의 한 쪽 콘택홀을 통하여 고농도 N형 다결정 실리콘층(203')과 접촉함과 동시에 제2게이트 절연막(208) 및 보호막(213)의 한 쪽 콘택홀을 통하여 제2다결정 실리콘층(205)의 고농도 N형 소스 영역(205')과 일체로 접촉하고, 제2전극(217)은 제2게이트 절연막(208)및 보호막(213)의 다른 쪽 콘택홀을 통하여 제2다결정 실리콘층(205)의 고농도 P형 드레인 영역(205")과 접촉함과 동시에 보호막(213), 제2게이트 절연막(208) 및 절연막(206)의 다른 콘택홀을 통하여 고농도 N형 드레인 다결정 실리콘층 (203')과 접촉하고 있다First and second electrodes 215 and 217 are separately formed on the passivation layer 213, where the first electrode 215 is formed of the second gate insulating layer 208, the insulating layer 206, and the passivation layer 213. High concentration of the second polycrystalline silicon layer 205 through one contact hole of the second gate insulating film 208 and the passivation layer 213 while contacting the high concentration N-type polycrystalline silicon layer 203 'through one contact hole. The second electrode 217 is integrally in contact with the N-type source region 205 ′, and the second electrode 217 has a high concentration of the second polycrystalline silicon layer 205 through the other contact hole of the second gate insulating film 208 and the protective film 213. In contact with the P-type drain region 205 ″ and in contact with the high concentration N-type drain polycrystalline silicon layer 203 ′ through the other contact holes of the protective film 213, the second gate insulating film 208, and the insulating film 206. have
제3도는 일반적인 전송 게이트 장치의 등가 회로를 나타낸 것으로서, 제2도에서 제1박막 트랜지스터의 제1게이트(209)와 제2박막 트랜지스터의 제2게이트(211)는 서로 분리된 G1과 G2에 해당되고, 제1전극(215)은 Vin에 해당되고, 제2전극은 Vout에 해당된다. 인가되는 신호 Vin는 G1과 G2의 개폐를 통하여 Vout출력하게 된다.따라서, 본 발명에 따른 전송 게이트 장치는 좁은 면적에 제1, 제2박막 트랜지스터를 수직으로 형성되어 있으므로 집적도를 높일 수 있는 효과가 있다.3 illustrates an equivalent circuit of a general transfer gate device. In FIG. 2, the first gate 209 of the first thin film transistor and the second gate 211 of the second thin film transistor are separated from each other, G 1 and G 2. The first electrode 215 corresponds to V in , and the second electrode corresponds to V out . The applied signal V in outputs V out through opening and closing of G 1 and G 2. Accordingly, since the first and second thin film transistors are vertically formed in a small area, the integration degree is increased. It can be effective.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960012625A KR100194676B1 (en) | 1996-04-24 | 1996-04-24 | Transfer gate device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960012625A KR100194676B1 (en) | 1996-04-24 | 1996-04-24 | Transfer gate device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970072499A KR970072499A (en) | 1997-11-07 |
| KR100194676B1 true KR100194676B1 (en) | 1999-07-01 |
Family
ID=19456537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960012625A KR100194676B1 (en) | 1996-04-24 | 1996-04-24 | Transfer gate device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100194676B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130035926A (en) * | 2011-09-30 | 2013-04-09 | 세이코 인스트루 가부시키가이샤 | Semiconductor device |
-
1996
- 1996-04-24 KR KR1019960012625A patent/KR100194676B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130035926A (en) * | 2011-09-30 | 2013-04-09 | 세이코 인스트루 가부시키가이샤 | Semiconductor device |
| KR101886444B1 (en) | 2011-09-30 | 2018-08-07 | 에이블릭 가부시키가이샤 | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970072499A (en) | 1997-11-07 |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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