JP4238155B2

JP4238155B2 - Thin film transistor substrate, liquid crystal display device including the same, and manufacturing method thereof

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Publication number: JP4238155B2
Application number: JP2004046227A
Authority: JP
Inventors: 和重堀田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-02-23
Filing date: 2004-02-23
Publication date: 2009-03-11
Anticipated expiration: 2024-02-23
Also published as: JP2005236191A

Description

本発明は、薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法に関し、特に、同一基板内に多結晶シリコン薄膜トランジスタ（ｐ−ＳｉＴＦＴ）と、非晶質シリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）とが形成された薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法に関する。 The present invention relates to a thin film transistor substrate, a liquid crystal display device including the same, and a method for manufacturing the same, and in particular, a polycrystalline silicon thin film transistor (p-Si TFT) and an amorphous silicon thin film transistor (a-Si TFT) are formed on the same substrate. The present invention relates to a thin film transistor substrate, a liquid crystal display device including the same, and a method for manufacturing the same.

液晶表示装置は、軽量かつ薄型で低消費電力である特徴を有し、携帯端末やビデオカメラのファインダ、ノートパソコンなど幅広い分野に応用されている。特に、表示領域内の画素用ＴＦＴの形成と同時に、表示領域外に周辺回路用ＴＦＴを形成できるｐ−ＳｉＴＦＴを用いた液晶表示パネルは低コスト化等の点において注目されている。 A liquid crystal display device has features of being lightweight, thin, and low power consumption, and is applied to a wide range of fields such as a portable terminal, a finder of a video camera, and a notebook computer. In particular, a liquid crystal display panel using a p-Si TFT capable of forming a peripheral circuit TFT outside the display area simultaneously with the formation of the pixel TFT in the display area has attracted attention in terms of cost reduction.

従来、多結晶シリコン（ｐ−Ｓｉ）薄膜をガラス基板上に形成するには、低温形成が必須であることから、プラズマＣＶＤ法等を用いて３００℃〜４５０℃程度の温度で非晶質シリコン（ａ−Ｓｉ）薄膜を５０ｎｍ程度形成後、パルス発振のエキシマレーザの光を照射してａ−Ｓｉ膜を結晶化して、ｐ−Ｓｉ膜を形成していた。この方法では、平均結晶粒径が数百ｎｍ程度の多結晶が得られ、導電型がｎ型のＴＦＴのキャリア移動度は１００〜２００［ｃｍ²／ｖｓ］程度であり、携帯端末用の表示パネル等で量産化されている。一方、液晶表示パネルにさらなる高機能回路を作り込んだり、高解像度化したりする際には、従来以上の高速動作が必要となる。このため、ＴＦＴのキャリア移動度をさらに向上させる必要が生じる。そこで、近年大粒径化が可能な結晶化技術の開発がさかんに行われている。 Conventionally, in order to form a polycrystalline silicon (p-Si) thin film on a glass substrate, low-temperature formation is essential. Therefore, amorphous silicon is used at a temperature of about 300 ° C. to 450 ° C. using a plasma CVD method or the like. After forming an (a-Si) thin film of about 50 nm, the a-Si film was crystallized by irradiating light of a pulsed excimer laser to form a p-Si film. In this method, a polycrystal having an average crystal grain size of about several hundred nanometers is obtained, and the carrier mobility of an n-type TFT is about 100 to 200 [cm ² / vs]. It is mass-produced with panels. On the other hand, when a further high-performance circuit is built in the liquid crystal display panel or when the resolution is increased, a higher-speed operation than before is required. For this reason, it is necessary to further improve the carrier mobility of the TFT. Thus, in recent years, crystallization techniques capable of increasing the particle size have been developed extensively.

大粒径化が可能な結晶化技術として、レーザ出力の安定な連続発振（ＣＷ）固体レーザを用いた結晶化方法（以下「ＣＬＣ法」という）が知られている。ＣＷ固体レーザからの光を数百μｍ程度に集光させてａ−Ｓｉ膜に対し一定方向にスキャンさせると、ａ−Ｓｉ膜がスキャン方向に対しラテラル成長する。ＣＬＣ法ではこれを利用して、スキャン方向での平均粒径が数〜数十μｍ程度と従来のエキシマレーザで形成した粒径に比べ、数十倍大きい結晶を得ることができる。ＣＬＣ法を用いた場合、キャリア移動度が３００〜５００［ｃｍ²／Ｖｓ］程度の特性を有する導電型がｎ型のＴＦＴを形成することができる。 As a crystallization technique capable of increasing the particle size, a crystallization method using a continuous wave (CW) solid-state laser having a stable laser output (hereinafter referred to as “CLC method”) is known. When the light from the CW solid-state laser is condensed to about several hundred μm and scanned with respect to the a-Si film in a certain direction, the a-Si film grows laterally with respect to the scanning direction. In the CLC method, a crystal having an average particle size in the scanning direction of about several to several tens of μm, which is several tens of times larger than the particle size formed by a conventional excimer laser, can be obtained. When the CLC method is used, an n-type TFT having a carrier mobility of about 300 to 500 [cm ² / Vs] can be formed.

しかしながら、ＣＬＣ法では、ガラス基板上に最初に形成するａ−Ｓｉ膜の膜厚は６０ｎｍ以上、望ましくは７５ｎｍ以上が必要となる。ところが、ａ−Ｓｉ膜の膜厚が厚くなると、形成されたｐ−ＳｉＴＦＴの光リーク電流は増加する。従来のエキシマレーザを用いる方法に比べてＣＬＣ法で形成したｐ−Ｓｉ膜の膜厚は厚いので、バックライトユニットからの光によるｐ−ＳｉＴＦＴのゲートオフ時のリーク電流は大きくなる。従って、ＣＬＣ法で形成したｐ−ＳｉＴＦＴは画素用ＴＦＴに用いるには十分な特性が得られ難いという問題があった。 However, in the CLC method, the film thickness of the a-Si film first formed on the glass substrate needs to be 60 nm or more, preferably 75 nm or more. However, as the thickness of the a-Si film increases, the light leakage current of the formed p-Si TFT increases. Since the p-Si film formed by the CLC method is thicker than the conventional method using an excimer laser, the leakage current at the gate-off time of the p-Si TFT due to light from the backlight unit is increased. Therefore, the p-Si TFT formed by the CLC method has a problem that it is difficult to obtain sufficient characteristics for use in the pixel TFT.

そこで、バックライトユニットからの光が照射されず、かつ高速動作の必要なデータドライバ等の周辺回路部にはＣＬＣ法で形成したｐ−Ｓｉの動作半導体層を有するプレーナ型ｐ−ＳｉＴＦＴを用い、画素部にはボトムゲート型ａ−ＳｉＴＦＴを用いることが考えられる。ｐ−ＳｉＴＦＴとａ−ＳｉＴＦＴとを同一基板上に形成する場合、プロセス温度の相違等を考慮して、先にｐ−ＳｉＴＦＴの動作半導体層を形成し、その後、ａ−ＳｉＴＦＴの動作半導体層を形成する方法が望ましい（例えば、特許文献１、２参照）。また、キャリア移動度の高いｐ−ＳｉＴＦＴを用いることによりマルチプレクサ等の検査回路の形成領域は小さくなり、周辺回路部の省スペース化を図ることができる。 Therefore, a planar type p-Si TFT having a p-Si operating semiconductor layer formed by the CLC method is used for a peripheral circuit portion such as a data driver that is not irradiated with light from the backlight unit and requires high-speed operation. It is conceivable to use a bottom gate type a-Si TFT for the pixel portion. In the case where the p-Si TFT and the a-Si TFT are formed on the same substrate, the operating semiconductor layer of the p-Si TFT is first formed in consideration of the difference in process temperature, and then the operating semiconductor layer of the a-Si TFT is formed. A formation method is desirable (see, for example, Patent Documents 1 and 2). Further, by using a p-Si TFT having a high carrier mobility, an area for forming an inspection circuit such as a multiplexer can be reduced, and the space of the peripheral circuit portion can be saved.

図９は、従来の周辺回路一体型液晶表示パネルに用いられる薄膜トランジスタ基板に形成された周辺回路部と画素部の一部の断面を示している。図左側は周辺回路部に形成された２種類の周辺回路用ＴＦＴを示し、図右側は画素部の概略構造を画素用ＴＦＴと共に示している。 FIG. 9 shows a partial cross section of a peripheral circuit portion and a pixel portion formed on a thin film transistor substrate used in a conventional peripheral circuit integrated liquid crystal display panel. The left side of the figure shows two types of peripheral circuit TFTs formed in the peripheral circuit part, and the right side of the figure shows the schematic structure of the pixel part together with the pixel TFTs.

２種類の周辺回路用ＴＦＴ１０１、１０３は、上述のＣＬＣ法により形成されたｐ−Ｓｉの動作半導体層１２３、１３７を有しており、周辺回路用ＴＦＴ１０１の導電型はｐ型であり、周辺回路用ＴＦＴ１０３の導電型はｎ型である。 The two types of peripheral circuit TFTs 101 and 103 have p-Si operating semiconductor layers 123 and 137 formed by the above-described CLC method, and the peripheral circuit TFT 101 has a p-type conductivity. The conductivity type of the TFT 103 is n-type.

周辺回路用ＴＦＴ１０１の動作半導体層１２３は、透明絶縁性基板（ガラス基板）１０９にＳｉＮ膜１１１及びＳｉＯ₂膜１１３をこの順に積層した絶縁層上に形成されている。動作半導体層１２３の両側にはｎ型不純物を拡散したｐ−Ｓｉのソース／ドレイン領域１２５、１２７が形成されている。動作半導体層１２３及びソース／ドレイン領域１２５、１２７上には絶縁膜１７６が形成されている。絶縁膜１７６を介して動作半導体層１２３の直上にはゲート電極１３５が形成されている。これ以降、ゲート電極１３５下層の絶縁膜１７６を特にゲート絶縁膜１１５という。ゲート電極１３５及び絶縁膜１７６上にはＳｉＮ膜１１７が形成されている。ＳｉＮ膜１１７上には、絶縁膜１７６及びＳｉＮ膜１１７を一部開口してソース／ドレイン領域１２５、１２７とそれぞれ電気的に接続されるソース電極１２９及びドレイン電極１３１が形成されている。 The operating semiconductor layer 123 of the peripheral circuit TFT 101 is formed on an insulating layer in which a SiN film 111 and a SiO ₂ film 113 are laminated in this order on a transparent insulating substrate (glass substrate) 109. On both sides of the operating semiconductor layer 123, p-Si source / drain regions 125 and 127 in which n-type impurities are diffused are formed. An insulating film 176 is formed on the operating semiconductor layer 123 and the source / drain regions 125 and 127. A gate electrode 135 is formed immediately above the operating semiconductor layer 123 with the insulating film 176 interposed therebetween. Hereinafter, the insulating film 176 under the gate electrode 135 is particularly referred to as a gate insulating film 115. A SiN film 117 is formed on the gate electrode 135 and the insulating film 176. On the SiN film 117, a source electrode 129 and a drain electrode 131 are formed which are partially connected to the source / drain regions 125 and 127 by opening a part of the insulating film 176 and the SiN film 117, respectively.

周辺回路用ＴＦＴ１０３は、周辺回路用ＴＦＴ１０１と同様の構造を有しており、動作半導体層１３７の両側にはｐ型不純物を拡散したｐ−Ｓｉのソース／ドレイン領域１３９、１４１が形成され、それらの上に絶縁膜１７６が形成されている。ゲート絶縁膜１１６を介して動作半導体層１３７の直上にゲート電極１４９が形成されている。ゲート電極１４９及び絶縁膜１７６上にＳｉＮ膜１１７が形成されている。ＳｉＮ膜１１７上には、絶縁膜１７６及びＳｉＮ膜１１７を一部開口してソース／ドレイン領域１３９、１４１とそれぞれ電気的に接続されるソース電極１４３及びドレイン電極１４５が形成されている。このように、周辺回路用ＴＦＴ１０１、１０３はプレーナ型（トップゲート型）の素子構造を有している。このような構成を有する周辺回路用ＴＦＴ１０１、１０３上面には、絶縁膜１１９、１２１をこの順に積層した第２層間絶縁膜１２０が形成されている。 The peripheral circuit TFT 103 has the same structure as the peripheral circuit TFT 101, and p-Si source / drain regions 139 and 141 in which p-type impurities are diffused are formed on both sides of the operating semiconductor layer 137. An insulating film 176 is formed thereon. A gate electrode 149 is formed immediately above the operating semiconductor layer 137 with the gate insulating film 116 interposed therebetween. A SiN film 117 is formed on the gate electrode 149 and the insulating film 176. On the SiN film 117, a source electrode 143 and a drain electrode 145 that are electrically connected to the source / drain regions 139 and 141 by opening a part of the insulating film 176 and the SiN film 117 are formed. As described above, the peripheral circuit TFTs 101 and 103 have a planar (top gate) element structure. A second interlayer insulating film 120 in which insulating films 119 and 121 are stacked in this order is formed on the upper surfaces of the peripheral circuit TFTs 101 and 103 having such a configuration.

一方、画素用ＴＦＴ１０５は、ａ−Ｓｉで動作半導体層が形成された逆スタガー型（ボトムゲート型）の素子構造を有している。画素用ＴＦＴ１０５は、ガラス基板１０９にＳｉＮ膜１１１、ＳｉＯ₂膜１１３、及び絶縁膜１７６をこの順に積層した絶縁層上にゲート電極１５３を有している。ゲート電極１５３及び絶縁膜１７６上にはＳｉＮ膜１１７が形成されている。これ以降、ゲート電極１５３上層のＳｉＮ膜１１７を特にゲート絶縁膜という。ＳｉＮ膜（ゲート絶縁膜）１１７を介してゲート電極１５３上方には動作半導体層１５５が形成されている。動作半導体層１５５上部両側にはオーミックコンタクト層として機能するｎ⁺ａ−Ｓｉ層１６１、１６２が形成され、その上にそれぞれソース／ドレイン電極１５７、１５９が形成されている。このような構成を有する画素用ＴＦＴ１０５は、動作半導体層（チャネル領域）１５５上部が一部エッチング除去された構造となるのでチャネルエッチ型とも呼ばれている。 On the other hand, the pixel TFT 105 has an inverted stagger type (bottom gate type) element structure in which an operation semiconductor layer is formed of a-Si. The pixel TFT 105 has a gate electrode 153 on an insulating layer in which a SiN film 111, a SiO ₂ film 113, and an insulating film 176 are stacked in this order on a glass substrate 109. A SiN film 117 is formed on the gate electrode 153 and the insulating film 176. Hereinafter, the SiN film 117 on the gate electrode 153 is called a gate insulating film. An operating semiconductor layer 155 is formed above the gate electrode 153 via the SiN film (gate insulating film) 117. N ⁺ a-Si layers 161 and 162 functioning as ohmic contact layers are formed on both sides of the upper portion of the operating semiconductor layer 155, and source / drain electrodes 157 and 159 are formed thereon, respectively. The pixel TFT 105 having such a structure is also called a channel etch type because it has a structure in which a part of the upper portion of the operating semiconductor layer (channel region) 155 is removed by etching.

次に、画素構造について簡単に説明する。ソース／ドレイン電極１５７、１５９及びその間に露出する動作半導体層１５５上には第２層間絶縁膜１２０が形成されている。第２層間絶縁膜１２０上には例えばインジウム・ティン・オキサイド（ＩＴＯ）からなる透明画素電極１６９が形成されている。透明画素電極１６９は第２層間絶縁膜１２０に形成した開口部を介してソース電極１５７に電気的に接続されている。 Next, the pixel structure will be briefly described. A second interlayer insulating film 120 is formed on the source / drain electrodes 157 and 159 and the operation semiconductor layer 155 exposed therebetween. A transparent pixel electrode 169 made of indium tin oxide (ITO), for example, is formed on the second interlayer insulating film 120. The transparent pixel electrode 169 is electrically connected to the source electrode 157 through an opening formed in the second interlayer insulating film 120.

また、画素部には画素に印加される電圧を保持する蓄積容量１０７が形成されている。蓄積容量１０７は、ガラス基板１０９にＳｉＮ膜１１１、ＳｉＯ₂膜１１３、及び絶縁膜１７６をこの順に積層した絶縁層上にゲート電極１５３の形成材料で形成された蓄積容量配線１６５を有している。蓄積容量配線１６５上には、ＳｉＮ膜１１７を介して蓄積容量電極（中間電極）１６７が形成されている。蓄積容量電極１６７上の第２層間絶縁膜１２０には、蓄積容量電極１６７を一部露出する開口部が形成されている。蓄積容量電極１６７は当該開口部を介して透明画素電極１６９に電気的に接続されている。
特開平５−２９９６５３号公報特開平９−２３６８１８号公報 In the pixel portion, a storage capacitor 107 that holds a voltage applied to the pixel is formed. The storage capacitor 107 has a storage capacitor wiring 165 formed of a material for forming the gate electrode 153 on the insulating layer in which the SiN film 111, the SiO ₂ film 113, and the insulating film 176 are laminated in this order on the glass substrate 109. . A storage capacitor electrode (intermediate electrode) 167 is formed on the storage capacitor wiring 165 via a SiN film 117. In the second interlayer insulating film 120 on the storage capacitor electrode 167, an opening partly exposing the storage capacitor electrode 167 is formed. The storage capacitor electrode 167 is electrically connected to the transparent pixel electrode 169 through the opening.
JP-A-5-299653 Japanese Patent Laid-Open No. 9-236818

ｐ−Ｓｉ膜やａ−Ｓｉ膜は膜厚が厚くなったり光が照射される面積が広くなったりすると、光によるリーク電流が増加する。ＣＬＣ法では膜厚が比較的厚いａ−Ｓｉ膜を用いるため、ＣＬＣ法で形成したｐ−Ｓｉの動作半導体層を有するｐ−ＳｉＴＦＴは光によるリーク電流が増える。このため、ＣＬＣ法で形成したｐ−ＳｉＴＦＴはバックライトユニットからの光に晒される画素用ＴＦＴに用いると十分な特性が得られ難い。また、チャネルエッチ型のａ−ＳｉＴＦＴはソース／ドレイン領域形成時にａ−Ｓｉ膜の動作半導体層が切断分離されないように膜厚を厚くする必要があるので、同様に光によるリーク電流は増加する。 When the p-Si film or the a-Si film is thickened or the area irradiated with light is increased, the leakage current due to light increases. Since the CLC method uses a relatively thick a-Si film, the p-Si TFT having a p-Si operating semiconductor layer formed by the CLC method increases the leakage current due to light. For this reason, when the p-Si TFT formed by the CLC method is used for a pixel TFT exposed to light from the backlight unit, it is difficult to obtain sufficient characteristics. In addition, since the channel etch type a-Si TFT needs to be thick so that the operating semiconductor layer of the a-Si film is not cut and separated when forming the source / drain regions, the leakage current due to light similarly increases.

画素用ＴＦＴ１０５において、ガラス基板１０９側から画素用ＴＦＴ１０５側に入射するバックライトユニットからの光の一部はゲート電極１５３で遮光されるもののゲート電極１５３の幅は短いので、遮光性能は不十分である。そこで、ゲート電極１５３の幅を広げて遮光性の向上を図ることが考えられるが、この場合、ゲート電極１５３とソース／ドレイン電極１５７、１５９との重なる領域が増大し、寄生容量が大きくなってしまうという別の問題点が生じる。
このように、光によるリーク電流を十分に低減するのは困難であり、画素用ＴＦＴの特性劣化の原因となっている。 In the pixel TFT 105, a part of light from the backlight unit incident on the pixel TFT 105 side from the glass substrate 109 side is shielded by the gate electrode 153, but the width of the gate electrode 153 is short, so the light shielding performance is insufficient. is there. Therefore, it is conceivable to increase the width of the gate electrode 153 to improve the light shielding property. In this case, however, the overlapping region between the gate electrode 153 and the source / drain electrodes 157 and 159 increases, and the parasitic capacitance increases. Another problem arises.
As described above, it is difficult to sufficiently reduce the leakage current due to light, which causes deterioration of the characteristics of the pixel TFT.

本発明の目的は、光の照射により生じるリーク電流が抑制された画素用ＴＦＴを有する薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法提供することにある。 An object of the present invention is to provide a thin film transistor substrate having a pixel TFT in which leakage current generated by light irradiation is suppressed, a liquid crystal display device including the same, and a method for manufacturing the same.

上記目的は、基板周囲に設けられた周辺回路部に配置された周辺回路用ｐ−ＳｉＴＦＴと、前記基板の内方に設けられた表示部に配置された画素用ａ−ＳｉＴＦＴと、前記画素用ａ−ＳｉＴＦＴの下層に形成されて前記画素用ａ−ＳｉＴＦＴに入射する光を遮光する遮光用ａ−Ｓｉ膜とを有することを特徴とする薄膜トランジスタ基板によって達成される。 The object is to provide a p-Si TFT for a peripheral circuit disposed in a peripheral circuit portion provided around the substrate, an a-Si TFT for a pixel disposed in a display portion provided inward of the substrate, and the pixel This is achieved by a thin film transistor substrate having a light-shielding a-Si film which is formed under the a-Si TFT and shields light incident on the pixel a-Si TFT.

本発明によれば、光の照射により生じるリーク電流が抑制された画素用ＴＦＴを有する薄膜トランジスタ基板及びそれを備えた液晶表示装置を製造できる。 According to the present invention, it is possible to manufacture a thin film transistor substrate having a pixel TFT in which leakage current generated by light irradiation is suppressed and a liquid crystal display device including the same.

本発明の一実施の形態による薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法について図１乃至図８を用いて説明する。図１は、本実施の形態による液晶表示装置の構成を示している。本実施の形態による液晶表示装置２００は、ＴＦＴ基板（薄膜トランジスタ基板）２０１と、ＴＦＴ基板２０１に対向配置された対向基板（図示せず）と、両基板間に封止された液晶とを有している。ＴＦＴ基板２０１には、画素領域がマトリクス状に配置された表示部２１０と、周辺回路であるゲートドライバ２２０、表示コントローラ２４０及びデータドライバ２３０とが含まれる。表示部２１０には、複数の画素用ＴＦＴが各画素領域に形成されている。各画素用ＴＦＴは、当該画素用ＴＦＴのドレイン電極に接続されるドレインバスラインによりデータドライバ２３０と接続され、当該画素用ＴＦＴのゲート電極に接続されるゲートバスラインによりゲートドライバ２２０と接続されている。 A thin film transistor substrate according to an embodiment of the present invention, a liquid crystal display device including the same, and a manufacturing method thereof will be described with reference to FIGS. FIG. 1 shows a configuration of a liquid crystal display device according to this embodiment. A liquid crystal display device 200 according to the present embodiment includes a TFT substrate (thin film transistor substrate) 201, a counter substrate (not shown) disposed to face the TFT substrate 201, and a liquid crystal sealed between the two substrates. ing. The TFT substrate 201 includes a display unit 210 in which pixel regions are arranged in a matrix, a gate driver 220 that is a peripheral circuit, a display controller 240, and a data driver 230. In the display unit 210, a plurality of pixel TFTs are formed in each pixel region. Each pixel TFT is connected to the data driver 230 by a drain bus line connected to the drain electrode of the pixel TFT, and connected to the gate driver 220 by a gate bus line connected to the gate electrode of the pixel TFT. Yes.

表示コントローラ２４０には、例えばＰＣ（図示せず）から水平同期信号Ｈ、垂直同期信号Ｖ、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄが供給される。表示コントローラ２４０は、供給された信号を用いてＤ−ＳＩ信号及びＤ−ＣＬＫ信号を生成し、データドライバ２３０のシフトレジスタ２３１に出力する。また、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもデータドライバ２３０に供給される。データドライバ２３０には、高電源電圧ＶＨも供給される。データドライバ２３０のシフトレジスタ２３１は、生成した信号をレベルシフタ２３２に出力する。データドライバ２３０のアナログスイッチ２３３には、例えばＰＣから赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各信号が入力される。アナログスイッチ２３３は、レベルシフタ２３２からの信号に基づいて、表示部２１０の画素用ＴＦＴに接続された各ドレインバスラインに所定のデータ信号を出力する。 For example, a horizontal synchronization signal H, a vertical synchronization signal V, a low power supply voltage VL, and a ground voltage Vgnd are supplied to the display controller 240 from a PC (not shown). The display controller 240 generates a D-SI signal and a D-CLK signal using the supplied signals, and outputs them to the shift register 231 of the data driver 230. Further, the low power supply voltage VL and the ground voltage Vgnd are also supplied to the data driver 230. The data driver 230 is also supplied with a high power supply voltage VH. The shift register 231 of the data driver 230 outputs the generated signal to the level shifter 232. For example, red (R), green (G), and blue (B) signals are input from the PC to the analog switch 233 of the data driver 230. The analog switch 233 outputs a predetermined data signal to each drain bus line connected to the pixel TFT of the display unit 210 based on a signal from the level shifter 232.

表示コントローラ２４０は、供給された信号を用いてＧ−ＳＩ信号及びＧ−ＣＬＫ信号を生成し、ゲートドライバ２２０のシフトレジスタ２２１に出力する。低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもゲートドライバ２２０に供給される。ゲートドライバ２２０には、高電源電圧ＶＨも供給される。ゲートドライバ２２０のシフトレジスタ２２１は、生成した信号をレベルシフタ２２２に出力する。レベルシフタ２２２は、入力された信号に基づき出力バッファ２２３に信号を出力する。出力バッファ２２３は、入力された信号に基づいて、表示部２１０の画素用ＴＦＴに接続された各ゲートバスラインに走査信号を順次出力する。 The display controller 240 generates a G-SI signal and a G-CLK signal using the supplied signals, and outputs them to the shift register 221 of the gate driver 220. The low power supply voltage VL and the ground voltage Vgnd are also supplied to the gate driver 220. A high power supply voltage VH is also supplied to the gate driver 220. The shift register 221 of the gate driver 220 outputs the generated signal to the level shifter 222. The level shifter 222 outputs a signal to the output buffer 223 based on the input signal. The output buffer 223 sequentially outputs a scanning signal to each gate bus line connected to the pixel TFT of the display unit 210 based on the input signal.

図２は、本実施の形態による周辺回路一体型液晶表示パネルに用いられる薄膜トランジスタ基板に形成された周辺回路部と画素部の一部断面を示している。図左側は周辺回路部に形成された２種類の周辺回路用ＴＦＴを示し、図右側は画素部の概略構造を画素用ＴＦＴと共に示している。 FIG. 2 shows a partial cross section of a peripheral circuit portion and a pixel portion formed on a thin film transistor substrate used in a peripheral circuit integrated liquid crystal display panel according to the present embodiment. The left side of the figure shows two types of peripheral circuit TFTs formed in the peripheral circuit part, and the right side of the figure shows the schematic structure of the pixel part together with the pixel TFTs.

２種類の周辺回路用ＴＦＴ１、３は、上述のＣＬＣ法によりラテラル結晶化されたｐ−Ｓｉの動作半導体層２３、３７を有しており、周辺回路用ＴＦＴ１の導電型はｐ型であり、周辺回路用ＴＦＴ３の導電型はｎ型である。 The two types of peripheral circuit TFTs 1 and 3 have p-Si operating semiconductor layers 23 and 37 laterally crystallized by the above-mentioned CLC method. The conductivity type of the peripheral circuit TFT 1 is p-type, The conductivity type of the peripheral circuit TFT 3 is n-type.

周辺回路用ＴＦＴ１の動作半導体層２３は、透明絶縁性基板（ガラス基板）９に膜厚５０ｎｍのＳｉＮ膜１１及び膜厚２００ｎｍのＳｉＯ₂膜１３をこの順に積層した絶縁層上に形成されている。動作半導体層２３の両側にはｎ型不純物を拡散したｐ−Ｓｉのソース／ドレイン領域２５、２７が形成されている。動作半導体層２３及びソース／ドレイン領域２５、２７上には膜厚７５ｎｍの絶縁膜７６が形成されている。絶縁膜７６を介して動作半導体層２３の直上にはアルミニウム−ネオジム（Ａｌ−Ｎｄ）で形成されたゲート電極３５が形成されている。これ以降、ゲート電極３５下層の絶縁膜７６を特にゲート絶縁膜１５という。ゲート電極３５及び絶縁膜７６上にはＳｉＮ膜１７が形成されている。ＳｉＮ膜１７上には、絶縁膜７６及びＳｉＮ膜１７を一部開口してソース／ドレイン領域２５、２７とそれぞれ電気的に接続されるソース電極２９及びドレイン電極３１が形成されている。 The operating semiconductor layer 23 of the peripheral circuit TFT 1 is formed on an insulating layer in which a SiN film 11 having a thickness of 50 nm and an SiO ₂ film 13 having a thickness of 200 nm are laminated in this order on a transparent insulating substrate (glass substrate) 9. . On both sides of the operating semiconductor layer 23, p-Si source / drain regions 25 and 27 in which n-type impurities are diffused are formed. An insulating film 76 having a thickness of 75 nm is formed on the operating semiconductor layer 23 and the source / drain regions 25 and 27. A gate electrode 35 made of aluminum-neodymium (Al—Nd) is formed immediately above the operating semiconductor layer 23 with the insulating film 76 interposed therebetween. Hereinafter, the insulating film 76 under the gate electrode 35 is particularly referred to as the gate insulating film 15. An SiN film 17 is formed on the gate electrode 35 and the insulating film 76. On the SiN film 17, a source electrode 29 and a drain electrode 31 are formed which are partially connected to the source / drain regions 25 and 27 by opening a part of the insulating film 76 and the SiN film 17.

周辺回路用ＴＦＴ３は、周辺回路用ＴＦＴ１と同様の構造を有しており、動作半導体層３７の両側にはｐ型不純物を拡散したｐ−Ｓｉのソース／ドレイン領域３９、４１が形成され、それらの上に絶縁膜７６が形成されている。ゲート絶縁膜１６を介して動作半導体層３７の直上にゲート電極４９が形成されている。ゲート電極４９及び絶縁膜７６上にＳｉＮ膜１７が形成されている。ＳｉＮ膜１７上には、絶縁膜７６及びＳｉＮ膜１７を一部開口してソース／ドレイン領域３９、４１とそれぞれ電気的に接続されるソース電極４３及びドレイン電極４５が形成されている。このように、周辺回路用ＴＦＴ１、３はプレーナ型（トップゲート型）の素子構造を有している。このような構成を有する周辺回路用ＴＦＴ１、３上面には、絶縁膜１９、２１をこの順に積層した第２層間絶縁膜２０が形成されている。 The peripheral circuit TFT 3 has the same structure as the peripheral circuit TFT 1, and p-Si source / drain regions 39 and 41 in which p-type impurities are diffused are formed on both sides of the operating semiconductor layer 37. An insulating film 76 is formed thereon. A gate electrode 49 is formed directly on the operating semiconductor layer 37 with the gate insulating film 16 interposed therebetween. The SiN film 17 is formed on the gate electrode 49 and the insulating film 76. On the SiN film 17, a source electrode 43 and a drain electrode 45 are formed which are partially connected to the source / drain regions 39 and 41 by opening the insulating film 76 and the SiN film 17. Thus, the peripheral circuit TFTs 1 and 3 have a planar (top gate) element structure. A second interlayer insulating film 20 in which insulating films 19 and 21 are laminated in this order is formed on the upper surfaces of the peripheral circuit TFTs 1 and 3 having such a configuration.

一方、画素用ＴＦＴ５は、ａ−Ｓｉで動作半導体層が形成された逆スタガー型（ボトムゲート型）の素子構造を有している。画素用ＴＦＴ５は、ガラス基板９にＳｉＮ膜１１、ＳｉＯ₂膜１３をこの順に積層した絶縁層上に動作半導体層２３、３７の形成出発材料と同一材料で同一層に同時に形成された遮光用ａ−Ｓｉ膜５１を有している。遮光用ａ−Ｓｉ膜５１は動作半導体層２３、３７とほぼ同じ膜厚６０〜１００ｎｍ、望ましくは７５ｎｍに形成され、光を透過しない十分な遮光機能を有している。従って、遮光用ａ−Ｓｉ膜５１はガラス基板９側から画素用ＴＦＴ５側に入射するバックライトユニット（不図示）からの光を十分に遮光できるようになっている。遮光用ａ−Ｓｉ膜５１上には、絶縁膜７６が形成されている。遮光用ａ−Ｓｉ膜５１上には絶縁膜７６を介してゲート電極５３が形成されている。ゲート電極５３及び絶縁膜７６上にはＳｉＮ膜１７が形成されている。これ以降、ゲート電極５３上層のＳｉＮ膜１７を特にゲート絶縁膜という。ＳｉＮ膜（ゲート絶縁膜）１７を介してゲート電極５３上方には動作半導体層５５が形成されている。動作半導体層５５上方両側にはオーミックコンタクト層として機能するｎ⁺ａ−Ｓｉ層６１、６２が形成され、その上にそれぞれソース／ドレイン電極５７、５９が形成されている。このような構成を有する画素用ＴＦＴ５は、動作半導体層５５のチャネル領域表面が、ソース／ドレイン領域５７、５９の電気的分離を確実にするために、一部エッチング除去された構造となるのでチャネルエッチ型とも呼ばれている。 On the other hand, the pixel TFT 5 has an inverted stagger type (bottom gate type) element structure in which an operation semiconductor layer is formed of a-Si. The pixel TFT 5 is a light-shielding a formed on the insulating layer in which the SiN film 11 and the SiO ₂ film 13 are laminated in this order on the glass substrate 9 and simultaneously formed in the same layer with the same material as the starting material of the operation semiconductor layers 23 and 37. A Si film 51 is provided. The light shielding a-Si film 51 is formed to a thickness of 60 to 100 nm, preferably 75 nm, which is substantially the same as that of the operating semiconductor layers 23 and 37, and has a sufficient light shielding function not to transmit light. Therefore, the light shielding a-Si film 51 can sufficiently shield light from a backlight unit (not shown) that enters the pixel TFT 5 side from the glass substrate 9 side. An insulating film 76 is formed on the light shielding a-Si film 51. A gate electrode 53 is formed on the light shielding a-Si film 51 via an insulating film 76. An SiN film 17 is formed on the gate electrode 53 and the insulating film 76. Hereinafter, the SiN film 17 on the upper layer of the gate electrode 53 is particularly referred to as a gate insulating film. An operating semiconductor layer 55 is formed above the gate electrode 53 via the SiN film (gate insulating film) 17. N ⁺ a-Si layers 61 and 62 functioning as ohmic contact layers are formed on both sides above the operating semiconductor layer 55, and source / drain electrodes 57 and 59 are formed thereon, respectively. The pixel TFT 5 having such a structure has a structure in which the surface of the channel region of the operating semiconductor layer 55 is partially etched away in order to ensure electrical isolation between the source / drain regions 57 and 59. Also called etch type.

次に、画素構造について簡単に説明する。ソース／ドレイン電極５７、５９及びその間に露出する動作半導体層５５上には第２層間絶縁膜２０が形成されている。第２層間絶縁膜２０上には例えばインジウム・ティン・オキサイド（ＩＴＯ）からなる透明画素電極６９が形成されている。透明画素電極６９は第２層間絶縁膜２０に形成した開口部を介してソース電極５７に電気的に接続されている。 Next, the pixel structure will be briefly described. A second interlayer insulating film 20 is formed on the source / drain electrodes 57 and 59 and the operating semiconductor layer 55 exposed therebetween. A transparent pixel electrode 69 made of, for example, indium tin oxide (ITO) is formed on the second interlayer insulating film 20. The transparent pixel electrode 69 is electrically connected to the source electrode 57 through an opening formed in the second interlayer insulating film 20.

また、画素部には画素に印加される電圧を保持する蓄積容量７が形成されている。蓄積容量７は、ガラス基板９上にＳｉＮ膜１１、ＳｉＯ₂膜１３、及び絶縁膜７６をこの順に積層した絶縁層上にゲート電極５３と同一材料で形成された蓄積容量配線６５を有している。蓄積容量配線６５上には、ＳｉＮ膜１７を介して蓄積容量電極（中間電極）６７が形成されている。蓄積容量電極６７上の第２層間絶縁膜２０には、蓄積容量電極６７を一部露出する開口部が形成されている。蓄積容量電極６７は当該開口部を介して透明画素電極６９に電気的に接続されている。 In the pixel portion, a storage capacitor 7 that holds a voltage applied to the pixel is formed. The storage capacitor 7 has a storage capacitor wiring 65 formed of the same material as the gate electrode 53 on an insulating layer in which the SiN film 11, the SiO ₂ film 13, and the insulating film 76 are stacked in this order on the glass substrate 9. Yes. A storage capacitor electrode (intermediate electrode) 67 is formed on the storage capacitor wiring 65 via the SiN film 17. In the second interlayer insulating film 20 on the storage capacitor electrode 67, an opening for exposing a part of the storage capacitor electrode 67 is formed. The storage capacitor electrode 67 is electrically connected to the transparent pixel electrode 69 through the opening.

このように本実施の形態によれば、ｐ−Ｓｉ膜を形成するために最初に成膜するａ−Ｓｉ膜を画素用ＴＦＴ５を形成する表示部２１０にも同時に形成し、かつＣＷ固体レーザの光を照射することなく、遮光用ａ−Ｓｉ膜５１として残している。一般に、ａ−Ｓｉ膜はｐ−Ｓｉ膜に比べて透過率が低く、さらに遮光用ａ−Ｓｉ膜５１は光が透過しない十分な膜厚を有しているので、画素用ＴＦＴ５の遮光膜として用いることができる。さらに、遮光用ａ−Ｓｉ膜５１は各画素用ＴＦＴの動作半導体層５５近傍のみにそれぞれ独立して形成することができるので、表示部の開口率が低下することはない。 As described above, according to the present embodiment, the a-Si film that is first formed to form the p-Si film is formed simultaneously on the display unit 210 that forms the pixel TFT 5, and the CW solid-state laser is formed. The light-shielding a-Si film 51 is left without being irradiated with light. In general, the a-Si film has a lower transmittance than the p-Si film, and the light-shielding a-Si film 51 has a sufficient film thickness that does not transmit light. Can be used. Furthermore, since the light shielding a-Si film 51 can be independently formed only in the vicinity of the operation semiconductor layer 55 of each pixel TFT, the aperture ratio of the display portion does not decrease.

また、不純物注入を行っていないａ−Ｓｉ膜はレーザ結晶化前に水素を含まない状態で形成されているので高抵抗体になっている。このため、遮光用ａ−Ｓｉ膜５１と、ソース／ドレイン電極５７、５９及びゲート電極５３との間での寄生容量は問題にならない位小さい。これにより、オフリーク電流対策を講じた画素用ＴＦＴ５と、高機能な周辺回路とを有するＴＦＴ基板２０１が形成できる。 In addition, since the a-Si film not subjected to impurity implantation is formed without containing hydrogen before laser crystallization, it is a high resistance body. For this reason, the parasitic capacitance between the light shielding a-Si film 51 and the source / drain electrodes 57 and 59 and the gate electrode 53 is small enough not to cause a problem. As a result, a TFT substrate 201 having pixel TFTs 5 with countermeasures against off-leakage current and high-functional peripheral circuits can be formed.

次に、本実施の形態による薄膜トランジスタ基板及びその製造方法について図３乃至図８を用いて説明する。図３乃至図８は、本実施の形態による薄膜トランジスタ基板の製造方法を示す工程断面図である。図左側は周辺回路部に形成される導電型がｐ型の周辺回路用ＴＦＴ１と、導電型がｎ型の周辺回路用ＴＦＴ３の製造方法を示す工程断面図を示し、図右側は画素部に形成される画素用ＴＦＴ５及び蓄積容量７の製造方法を示す工程断面図を示している。 Next, the thin film transistor substrate and the manufacturing method thereof according to this embodiment will be described with reference to FIGS. 3 to 8 are process cross-sectional views illustrating the method of manufacturing the thin film transistor substrate according to the present embodiment. The left side of the drawing shows a process sectional view showing a manufacturing method of a peripheral circuit TFT 1 having a conductivity type of p-type formed in the peripheral circuit portion and a peripheral circuit TFT 3 having a conductivity type of n-type, and the right side of the drawing is formed in the pixel portion. 3A to 3D are process cross-sectional views illustrating a method for manufacturing the pixel TFT 5 and the storage capacitor 7 to be manufactured.

図３（ａ）に示すように、透明で絶縁性を有する例えばガラス基板９の全面に、プラズマＣＶＤ法を用いて、例えば膜厚５０ｎｍのＳｉＮ膜１１と、例えば膜厚２００ｎｍのＳｉＯ₂膜１３と、例えば膜厚７５ｎｍのａ−Ｓｉ膜７１をこの順に成膜する。ａ−Ｓｉ膜７１の成膜時にＢ₂Ｈ₆ガスをＳｉＨ₄ガスに対して数ｐｐｍ程度添加することにより、周辺回路用ＴＦＴ１、３の動作半導体層２３、３７のチャネルドープに必要なボロン（Ｂ）をａ−Ｓｉ膜７１中に取り込むことができる。なお、イオンドープ装置を用いてＢをａ−Ｓｉ膜７１の全面にドープしてもよい。また、ａ−Ｓｉ膜７１の成膜時において、ａ−Ｓｉ膜７１中に水素濃度が１×１０¹⁹個／ｃｍ³程度以上に含まれる際は、レーザ結晶化時に問題となるのでアニールする必要がある。 As shown in FIG. 3A, an SiN film 11 having a film thickness of, for example, 50 nm and an SiO ₂ film 13 having a film thickness of, for example, 200 nm are formed on the entire surface of, for example, a glass substrate 9 that is transparent and has an insulating property by plasma CVD. Then, for example, an a-Si film 71 having a thickness of 75 nm is formed in this order. Boron (necessary for channel doping of the operating semiconductor layers 23 and 37 of the peripheral circuit TFTs 1 and 3 is added by adding about ₂ ppm of B ₂ H ₆ gas to the SiH ₄ gas when forming the a-Si film 71. B) can be taken into the a-Si film 71. Note that B may be doped on the entire surface of the a-Si film 71 using an ion doping apparatus. Further, when the a-Si film 71 is formed, if the a-Si film 71 contains a hydrogen concentration of about 1 × 10 ¹⁹ atoms / cm ³ or more, it becomes a problem at the time of laser crystallization. There is.

次に、図３（ｂ）に示すように、基板全面にレジストを塗布して、第１のフォトマスクを用いてパターニングし、レジスト層１Ｍを形成する。レジスト層１Ｍは、周辺回路部の２つのＴＦＴ形成領域及び表示部の画素用ＴＦＴ形成領域をそれぞれ覆うように形成される。次に、フッ素系ガスをエッチングガスとして用いて反応性イオンエッチング（ＲＩＥ）法によりａ−Ｓｉ膜７０、７２及び遮光用ａ−Ｓｉ膜５１を形成する。後程説明するが、ａ−Ｓｉ膜７０の中央部はｐ型の導電型の周辺回路用ＴＦＴ１の動作半導体層２３になり、ａ−Ｓｉ膜７２の中央部はｎ型の導電型の周辺回路用ＴＦＴ３の動作半導体層３７になる。また、遮光用ａ−Ｓｉ膜５１全体は、画素用ＴＦＴ５に入射するバックライトユニットからの光を遮光する遮光膜になる。 Next, as shown in FIG. 3B, a resist is applied to the entire surface of the substrate and patterned using a first photomask to form a resist layer 1M. The resist layer 1M is formed so as to cover the two TFT formation regions in the peripheral circuit portion and the pixel TFT formation region in the display portion. Next, the a-Si films 70 and 72 and the light shielding a-Si film 51 are formed by a reactive ion etching (RIE) method using a fluorine-based gas as an etching gas. As will be described later, the central portion of the a-Si film 70 becomes the operating semiconductor layer 23 of the p-type conductivity type peripheral circuit TFT 1, and the central portion of the a-Si film 72 is for the n-type conductivity type peripheral circuit. It becomes the operating semiconductor layer 37 of the TFT 3. Further, the light shielding a-Si film 51 as a whole is a light shielding film that shields light from the backlight unit incident on the pixel TFT 5.

レジスト層１Ｍを剥離した後、図３（ｃ）に示すように、基板全面にレジストを塗布して、第２のフォトマスクを用いてパターニングし、レジスト層２Ｍを形成する。レジスト層２Ｍは、ａ−Ｓｉ膜７０及び遮光用ａ−Ｓｉ膜５１全体をそれぞれ覆うように形成される。次に、レジスト層２Ｍをマスクとして、導電型がｎ型の周辺回路用ＴＦＴ３を形成する領域に、さらにＢを追加チャネルドープする。レジスト層２Ｍにより、ａ−Ｓｉ膜７０及び遮光用ａ−Ｓｉ膜５１にＢは注入されない。 After removing the resist layer 1M, as shown in FIG. 3C, a resist is applied to the entire surface of the substrate and patterned using a second photomask to form a resist layer 2M. The resist layer 2M is formed so as to cover the entire a-Si film 70 and the light shielding a-Si film 51, respectively. Next, with the resist layer 2M as a mask, B is further channel-doped into a region where the n-type peripheral circuit TFT 3 is formed. B is not implanted into the a-Si film 70 and the light shielding a-Si film 51 by the resist layer 2M.

レジスト層２Ｍを剥離した後、図４（ａ）に示すように、周辺回路用ＴＦＴ１、３の形成領域のみに選択的にＣＷ固体レーザの光を照射し、ａ−Ｓｉ膜７０、７２を結晶化してｐ−Ｓｉ膜７４、７８を形成する。次に、図４（ｂ）に示すように、基板全面にレジストを塗布して、第３のフォトマスクを用いてパターニングし、レジスト層３Ｍを形成する。レジスト層３Ｍは、ｐ−Ｓｉ膜７４、７８のソース／ドレイン領域及び動作半導体層の形成領域と、遮光用ａ−Ｓｉ膜５１全体を覆うように形成される。レジスト層３Ｍをマスクとして、ソース／ドレイン領域及び動作半導体層形成領域のみを残すようにｐ−Ｓｉ膜７４、７８の一部をエッチングする。遮光用ａ−Ｓｉ膜５１はレジスト層３Ｍで全体が覆われているのでエッチングされない。レジスト層３Ｍを剥離した後、図４（ｃ）に示すように、基板全面に周辺回路用ＴＦＴ１、３のゲート絶縁膜となるＳｉＯ₂膜７６を形成し、次いで、全面に周辺回路用ＴＦＴ１、３及び画素用ＴＦＴ５のゲート電極と蓄積容量７の蓄積容量配線となるＡｌ−Ｎｄ膜７３を形成する。 After the resist layer 2M is peeled off, as shown in FIG. 4A, only the formation region of the peripheral circuit TFTs 1 and 3 is selectively irradiated with CW solid laser light to crystallize the a-Si films 70 and 72. P-Si films 74 and 78 are formed. Next, as shown in FIG. 4B, a resist is applied to the entire surface of the substrate and patterned using a third photomask to form a resist layer 3M. The resist layer 3M is formed so as to cover the source / drain regions of the p-Si films 74 and 78, the formation region of the operating semiconductor layer, and the light shielding a-Si film 51 as a whole. Using the resist layer 3M as a mask, a part of the p-Si films 74 and 78 is etched so as to leave only the source / drain regions and the operating semiconductor layer formation region. The light shielding a-Si film 51 is not etched because it is entirely covered with the resist layer 3M. After the resist layer 3M is peeled off, as shown in FIG. 4C, an SiO ₂ film 76 serving as a gate insulating film for the peripheral circuit TFTs 1 and 3 is formed on the entire surface of the substrate, and then the peripheral circuit TFT 1 and 3 and the gate electrode of the pixel TFT 5 and the Al—Nd film 73 to be the storage capacitor wiring of the storage capacitor 7 are formed.

次に、図５（ａ）に示すように、基板全面にレジストを塗布して、第４のフォトマスクを用いてパターニングし、レジスト層４Ｍを形成する。レジスト層４Ｍは、ｐ−Ｓｉ膜７４、７８のゲート電極形成領域と、遮光用ａ−Ｓｉ膜５１上部で画素用ＴＦＴ５のゲート電極形成領域と、画素領域の蓄積容量７の形成領域にそれぞれ形成される。レジスト層４Ｍをマスクとして、Ａｌ−Ｎｄ膜７３をエッチングして画素用ＴＦＴ１、３のゲート電極３５、４９をそれぞれ形成する。同時に、Ａｌ−Ｎｄ膜７３をエッチングし、画素用ＴＦＴ５のゲート電極５３及び蓄積容量配線６５を形成する。 Next, as shown in FIG. 5A, a resist is applied to the entire surface of the substrate and patterned using a fourth photomask to form a resist layer 4M. The resist layer 4M is formed in the gate electrode formation region of the p-Si films 74 and 78, the gate electrode formation region of the pixel TFT 5 on the light shielding a-Si film 51, and the storage capacitor 7 formation region of the pixel region, respectively. Is done. Using the resist layer 4M as a mask, the Al—Nd film 73 is etched to form the gate electrodes 35 and 49 of the pixel TFTs 1 and 3, respectively. At the same time, the Al—Nd film 73 is etched to form the gate electrode 53 and the storage capacitor wiring 65 of the pixel TFT 5.

レジスト層４Ｍを剥離した後、図５（ｂ）に示すように、基板全面にレジストを塗布して、第５のフォトマスクを用いてパターニングし、レジスト層５Ｍを形成する。レジスト層５Ｍは、周辺回路用ＴＦＴ１の形成領域全体と、画素用ＴＦＴ５の形成領域全体とをそれぞれ覆うように形成される。レジスト層５Ｍをマスクとして、周辺回路用ＴＦＴ３のソース領域３９及びドレイン領域４１を形成するために、ｐ−Ｓｉ膜７８にリン（Ｐ）等の不純物注入を行う。その際、ゲート電極４９をマスクとしてセルフアライン的にソース／ドレイン領域３９、４１が形成され、ソース／ドレイン領域３９、４１間のゲート電極４９下方に動作半導体層３７が形成される。また、レジスト層５Ｍにより遮光用ａ−Ｓｉ膜５１には不純物は注入されない。 After peeling off the resist layer 4M, as shown in FIG. 5B, a resist is applied to the entire surface of the substrate and patterned using a fifth photomask to form a resist layer 5M. The resist layer 5M is formed so as to cover the entire formation region of the peripheral circuit TFT 1 and the entire formation region of the pixel TFT 5. Using the resist layer 5M as a mask, an impurity such as phosphorus (P) is implanted into the p-Si film 78 in order to form the source region 39 and the drain region 41 of the peripheral circuit TFT 3. At this time, the source / drain regions 39 and 41 are formed in a self-aligned manner using the gate electrode 49 as a mask, and the operating semiconductor layer 37 is formed below the gate electrode 49 between the source / drain regions 39 and 41. Further, impurities are not implanted into the light shielding a-Si film 51 by the resist layer 5M.

レジスト層５Ｍを剥離した後、図５（ｃ）に示すように、基板全面にレジストを塗布して、第６のフォトマスクを用いてパターニングし、レジスト層６Ｍを形成する。レジスト層６Ｍは、周辺回路用ＴＦＴ３の形成領域全体と、画素用ＴＦＴ５の形成領域全体とをそれぞれ覆うように形成される。レジスト層６Ｍをマスクとして、周辺回路用ＴＦＴ１のソース領域２５及びドレイン領域２７を形成するために、ｐ−Ｓｉ膜７４にＢ等の不純物注入を行う。その際、ゲート電極３５をマスクとしてセルフアライン的にソース／ドレイン領域２５、２７が形成され、ソース／ドレイン領域２５、２７間のゲート電極３５下方に動作半導体層２３が形成される。また、レジスト層６Ｍにより遮光用ａ−Ｓｉ膜５１には不純物は注入されない。 After peeling off the resist layer 5M, as shown in FIG. 5C, a resist is applied to the entire surface of the substrate and patterned using a sixth photomask to form a resist layer 6M. The resist layer 6M is formed so as to cover the entire formation region of the peripheral circuit TFT 3 and the entire formation region of the pixel TFT 5. Impurities such as B are implanted into the p-Si film 74 in order to form the source region 25 and the drain region 27 of the peripheral circuit TFT 1 using the resist layer 6M as a mask. At this time, the source / drain regions 25 and 27 are formed in a self-aligned manner using the gate electrode 35 as a mask, and the operation semiconductor layer 23 is formed below the gate electrode 35 between the source / drain regions 25 and 27. Further, no impurity is implanted into the light shielding a-Si film 51 by the resist layer 6M.

レジスト層６Ｍを剥離した後、図６（ａ）に示すように、エキシマレーザの光を照射し、ソース領域２５、３９及びドレイン領域２７、４１に注入された不純物を活性化する。次に、図６（ｂ）に示すように、周辺回路用ＴＦＴ１、３の第１層間絶縁膜となり、画素用ＴＦＴ５のゲート絶縁膜となるＳｉＮ膜１７を全面に形成する。次いで、画素用ＴＦＴ５の動作半導体層を形成するためのａ−Ｓｉ膜７５を全面に形成し、次いで、オーミックコンタクト層を形成するためのｎ⁺ａ−Ｓｉ膜７７を全面に形成する。 After peeling off the resist layer 6M, as shown in FIG. 6A, the excimer laser light is irradiated to activate the impurities implanted in the source regions 25 and 39 and the drain regions 27 and 41. Next, as shown in FIG. 6B, a SiN film 17 is formed on the entire surface as the first interlayer insulating film of the peripheral circuit TFTs 1 and 3 and as the gate insulating film of the pixel TFT 5. Next, an a-Si film 75 for forming an operating semiconductor layer of the pixel TFT 5 is formed on the entire surface, and then an n ⁺ a-Si film 77 for forming an ohmic contact layer is formed on the entire surface.

次に、図６（ｃ）に示すように、基板全面にレジストを塗布して、第７のフォトマスクを用いてパターニングし、レジスト層７Ｍを形成する。レジスト層７Ｍは、画素用ＴＦＴ５の形成領域に形成される。レジスト層７Ｍをマスクとして、画素用ＴＦＴ５の形成領域のみを残すようにｎ⁺ａ−Ｓｉ膜７７及びａ−Ｓｉ膜７５をエッチングする。これにより、画素用ＴＦＴ５の動作半導体層５５が形成される。 Next, as shown in FIG. 6C, a resist is applied to the entire surface of the substrate and patterned using a seventh photomask to form a resist layer 7M. The resist layer 7M is formed in the formation region of the pixel TFT 5. Using the resist layer 7M as a mask, the n ⁺ a-Si film 77 and the a-Si film 75 are etched so that only the formation region of the pixel TFT 5 remains. Thereby, the operation semiconductor layer 55 of the pixel TFT 5 is formed.

レジスト層７Ｍを剥離した後、図７（ａ）に示すように、基板全面にレジストを塗布して、第８のフォトマスクを用いてパターニングし、レジスト層８Ｍを形成する。レジスト層８Ｍは、ソース領域２５、３９及びドレイン領域２７、４１上のＳｉＮ膜１７の一部が露出するように形成される。レジスト層８Ｍをマスクとして、ＳｉＮ膜１７及びＳｉＯ₂膜７６をエッチングし、周辺回路用ＴＦＴ１、３のソース領域２５、３９及びドレイン領域２７、４１が露出するコンタクトホールを形成する。レジスト層８Ｍを剥離した後、図７（ｂ）に示すように、基板全面に周辺回路用ＴＦＴ１、３及び画素用ＴＦＴ５のソース／ドレイン電極と、蓄積容量７の蓄積容量電極になる第１の導電膜７９を成膜する。 After peeling off the resist layer 7M, as shown in FIG. 7A, a resist is applied to the entire surface of the substrate and patterned using an eighth photomask to form a resist layer 8M. The resist layer 8M is formed so that a part of the SiN film 17 on the source regions 25 and 39 and the drain regions 27 and 41 is exposed. Using the resist layer 8M as a mask, the SiN film 17 and the SiO ₂ film 76 are etched to form contact holes in which the source regions 25 and 39 and the drain regions 27 and 41 of the peripheral circuit TFTs 1 and 3 are exposed. After the resist layer 8M is peeled off, as shown in FIG. 7B, the source / drain electrodes of the peripheral circuit TFTs 1 and 3 and the pixel TFT 5 and the storage capacitor electrode of the storage capacitor 7 are formed on the entire surface of the substrate. A conductive film 79 is formed.

次に、図８（ａ）に示すように、基板全面にレジストを塗布して、第９のフォトマスクを用いてパターニングし、レジスト層９Ｍを形成する。レジスト層９Ｍは、周辺回路用ＴＦＴ１、３上の一部、画素用ＴＦＴ５上の一部及び蓄積容量７の形成領域を覆うように形成される。次に、レジスト層９Ｍをマスクとして、第１の導電膜７９をエッチングし、周辺回路用ＴＦＴ１のソース／ドレイン電極２９、３１及び周辺回路用ＴＦＴ３のソース／ドレイン電極４３、４５を形成する。同時に、レジスト層９Ｍを用いて画素用ＴＦＴ５のｎ⁺ａ−Ｓｉ膜７７、第１の導電膜７９及び動作半導体層５５表面の一部をエッチング（チャネルカット）し、ｎ⁺ａ−Ｓｉ層６１、６２、ソース／ドレイン電極５７、５９を形成する。さらに同時に、ＳｉＮ膜１７を挟んで蓄積容量配線６５に対向する蓄積容量電極６７を形成する。 Next, as shown in FIG. 8A, a resist is applied to the entire surface of the substrate and patterned using a ninth photomask to form a resist layer 9M. The resist layer 9 </ b> M is formed so as to cover a part on the peripheral circuit TFTs 1 and 3, a part on the pixel TFT 5, and a formation region of the storage capacitor 7. Next, using the resist layer 9M as a mask, the first conductive film 79 is etched to form the source / drain electrodes 29 and 31 of the peripheral circuit TFT1 and the source / drain electrodes 43 and 45 of the peripheral circuit TFT3. At the same time, the n ⁺ a-Si film 77, the first conductive film 79, and a part of the surface of the operating semiconductor layer 55 of the pixel TFT 5 are etched (channel cut) using the resist layer 9M, and the n ⁺ a-Si layer 61 is etched. 62, source / drain electrodes 57, 59 are formed. At the same time, a storage capacitor electrode 67 facing the storage capacitor wiring 65 with the SiN film 17 interposed therebetween is formed.

レジスト層９Ｍを剥離した後、図８（ｂ）に示すように、基板全面に絶縁膜１９、２１をこの順に成膜して絶縁膜１９、２１からなる第２層間絶縁膜２０を形成する。次に、基板全面にレジストを塗布して、第１０のフォトマスクを用いてパターニングし、レジスト層（不図示）を形成する。当該レジスト層は、画素用ＴＦＴ５のドレイン領域５９上の第２層間絶縁膜２０の一部と、蓄積容量電極６７の一部が露出するように形成される。次いで、レジスト層をマスクとして、第２層間絶縁膜２０をエッチングし、画素用ＴＦＴ５のソース電極５７の一部と蓄積容量電極６７の一部とを開口するコンタクトホールを形成する。 After peeling off the resist layer 9M, as shown in FIG. 8B, insulating films 19 and 21 are formed in this order on the entire surface of the substrate to form a second interlayer insulating film 20 made of the insulating films 19 and 21. Next, a resist is applied to the entire surface of the substrate and patterned using a tenth photomask to form a resist layer (not shown). The resist layer is formed so that a part of the second interlayer insulating film 20 on the drain region 59 of the pixel TFT 5 and a part of the storage capacitor electrode 67 are exposed. Next, using the resist layer as a mask, the second interlayer insulating film 20 is etched to form contact holes that open part of the source electrode 57 and part of the storage capacitor electrode 67 of the pixel TFT 5.

レジスト層を剥離した後、基板全面に透明画素電極となる第２の導電膜（不図示）を成膜する。次に、基板全面にレジストを塗布して、第１１のフォトマスクを用いてパターニングし、レジスト層（不図示）を形成する。当該レジスト層は、第２層間絶縁膜２０に形成されたコンタクトホール近傍を含み画素領域に形成される。次いで、レジスト層をマスクとして、第２の導電膜をエッチングし、透明画素電極６９を形成する。次いで、レジスト層を剥離して、図２に示す周辺回路用ＴＦＴ１、３及び画素用ＴＦＴ５並びに蓄積容量７を形成したＴＦＴ基板２０１の製造が終了する。 After peeling off the resist layer, a second conductive film (not shown) to be a transparent pixel electrode is formed on the entire surface of the substrate. Next, a resist is applied to the entire surface of the substrate and patterned using an eleventh photomask to form a resist layer (not shown). The resist layer is formed in the pixel region including the vicinity of the contact hole formed in the second interlayer insulating film 20. Next, the second conductive film is etched using the resist layer as a mask to form a transparent pixel electrode 69. Next, the resist layer is peeled off, and the manufacture of the TFT substrate 201 on which the peripheral circuit TFTs 1 and 3 and the pixel TFT 5 and the storage capacitor 7 shown in FIG.

以上説明したように、本実施の形態による薄膜トランジスタ基板の製造方法によれば、周辺回路用ＴＦＴ１、３の動作半導体層２３、３７の形成出発材料と同材料で同一層に同時に遮光用ａ−Ｓｉ膜５１を形成することができるので、従来の製造方法の工程数を増やさずに、オフリーク電流対策を講じた画素用ＴＦＴを有し、かつ高機能な周辺回路部を有する薄膜トランジスタ基板及び液晶表示装置が製造できる。 As described above, according to the method of manufacturing the thin film transistor substrate according to the present embodiment, the formation of the operation semiconductor layers 23 and 37 of the peripheral circuit TFTs 1 and 3 is made of the same material as the starting material and is simultaneously shielded in the same layer. Since the film 51 can be formed, a thin film transistor substrate and a liquid crystal display device having pixel TFTs with countermeasures against off-leakage current and having a high-functional peripheral circuit portion without increasing the number of steps of the conventional manufacturing method Can be manufactured.

本発明は、上記実施の形態に限らず種々の変形が可能である。
上記実施の形態では、画素用ＴＦＴ５はチャネルエッチ型のＴＦＴを例に説明したが、本発明はこれに限られない。例えば、画素用ＴＦＴ５は、成膜中に動作半導体層がエッチングされないように動作半導体層上にチャネル保護膜を形成したエッチングストッパ型でもよい。この場合も、同様の効果が得られる。 The present invention is not limited to the above embodiment, and various modifications can be made.
In the above embodiment, the pixel TFT 5 is described as an example of a channel etch type TFT, but the present invention is not limited to this. For example, the pixel TFT 5 may be an etching stopper type in which a channel protective film is formed on the operating semiconductor layer so that the operating semiconductor layer is not etched during film formation. In this case, the same effect can be obtained.

また、上記実施の形態では、蓄積容量７はＡｌ−Ｎｄ膜７３で形成された蓄積容量配線６５と、画素用ＴＦＴ５のゲート絶縁膜（ＳｉＮ膜１７）と、ソース／ドレイン電極５７、５９に用いた第１の導電膜７９で形成された蓄積容量電極６７とで構成されているが、本発明はこれに限られない。例えば、ｐ−Ｓｉ膜と、周辺回路用ＴＦＴのゲート絶縁膜を形成する絶縁膜及びゲート電極を形成するＡｌ−Ｎｄ膜を用いたＭＯＳ構造であってもよい。この場合も、蓄積容量を形成することができる。周辺回路のみ結晶化する場合に比べて結晶化時間は長くなるが、蓄積容量７の形成面積を小さくすることができるので、開口率が大きくなる利点を有する。これにより、より高性能な液晶表示装置を製造できる。 In the above embodiment, the storage capacitor 7 is used for the storage capacitor wiring 65 formed of the Al—Nd film 73, the gate insulating film (SiN film 17) of the pixel TFT 5, and the source / drain electrodes 57 and 59. The storage capacitor electrode 67 formed of the first conductive film 79 is used, but the present invention is not limited to this. For example, a MOS structure using a p-Si film, an insulating film forming a gate insulating film of a peripheral circuit TFT, and an Al-Nd film forming a gate electrode may be used. Also in this case, a storage capacitor can be formed. Compared with the case where only the peripheral circuit is crystallized, the crystallization time is longer, but since the area for forming the storage capacitor 7 can be reduced, there is an advantage that the aperture ratio is increased. Thereby, a higher performance liquid crystal display device can be manufactured.

以上説明した本発明の一実施の形態による薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法は、以下のようにまとめられる。
（付記１）
基板周囲に設けられた周辺回路部に配置された周辺回路用ｐ−ＳｉＴＦＴと、
前記基板の内方に設けられた表示部に配置された画素用ａ−ＳｉＴＦＴと、
前記画素用ａ−ＳｉＴＦＴの下層に形成されて前記画素用ａ−ＳｉＴＦＴに入射する光を遮光する遮光用ａ−Ｓｉ膜と
を有することを特徴とする薄膜トランジスタ基板。
（付記２）
付記１記載の薄膜トランジスタ基板において、
前記遮光用ａ−Ｓｉ膜は、前記周辺回路用ｐ−ＳｉＴＦＴの動作半導体層と同一層に形成されていることを特徴とする薄膜トランジスタ基板。
（付記３）
付記１又は２に記載の薄膜トランジスタ基板において、
前記遮光用ａ−Ｓｉ膜の幅は、同方向に測った前記画素用ａ−ＳｉＴＦＴの動作半導体層の幅より広いことを特徴とする薄膜トランジスタ基板。
（付記４）
付記１乃至３のいずれか１項に記載の薄膜トランジスタ基板において、
前記遮光用ａ−Ｓｉ膜は、６０〜１００ｎｍの膜厚に形成されていることを特徴とする薄膜トランジスタ基板。
（付記５）
付記１乃至４のいずれか１項に記載の薄膜トランジスタ基板において、
前記表示部内に複数の前記画素用ａ−ＳｉＴＦＴが配置され、前記遮光用ａ−Ｓｉ膜は、前記画素用ａ−ＳｉＴＦＴ毎に独立して形成されていることを特徴とする薄膜トランジスタ基板。
（付記６）
付記１乃至５のいずれか１項に記載の薄膜トランジスタ基板と、
前記薄膜トランジスタ基板に対向配置された対向基板と、
前記薄膜トランジスタ基板と前記対向基板との間に封止された液晶と
を有することを特徴とする液晶表示装置。
（付記７）
透明絶縁基板上の周辺回路部及び表示部のＴＦＴ形成領域にａ−Ｓｉ膜を形成し、
前記周辺回路部の前記ａ−Ｓｉ膜だけにレーザ光を照射して結晶化し、ｐ−Ｓｉ膜を形成し、
前記ｐ−Ｓｉ膜を動作半導体層とする周辺回路用ｐ−ＳｉＴＦＴを形成し、
前記表示部に形成された前記ａ−Ｓｉ膜の上層に画素用ａ−ＳｉＴＦＴを形成すること
を特徴とする薄膜トランジスタ基板の製造方法。
（付記８）
付記７記載の薄膜トランジスタ基板の製造方法において、
前記ａ−Ｓｉ膜の膜厚は、６０〜１００ｎｍであることを特徴とする薄膜トランジスタ基板の製造方法。
（付記９）
付記７又は８に記載の薄膜トランジスタ基板の製造方法において、
前記レーザ光は、連続発振固体レーザから射出されることを特徴とする薄膜トランジスタ基板の製造方法。
（付記１０）
付記７乃至９のいずれか１項に記載の薄膜トランジスタ基板の製造方法において、
前記周辺回路用ｐ−ＳｉＴＦＴ及び前記画素用ａ−ＳｉＴＦＴのゲート電極は、同一層に形成されることを特徴とする薄膜トランジスタ基板の製造方法。
（付記１１）
付記７乃至１０のいずれか１項に記載の薄膜トランジスタ基板の製造方法において、
前記周辺回路用ｐ−ＳｉＴＦＴ及び前記画素用ａ−ＳｉＴＦＴのソース／ドレイン電極は、同一層に形成されることを特徴とする薄膜トランジスタ基板の製造方法。 The thin film transistor substrate according to the embodiment of the present invention described above, the liquid crystal display device including the same, and the manufacturing method thereof are summarized as follows.
(Appendix 1)
A peripheral circuit p-Si TFT disposed in a peripheral circuit portion provided around the substrate;
An a-Si TFT for a pixel disposed in a display unit provided inside the substrate;
A thin-film transistor substrate, comprising: a light-shielding a-Si film that is formed under the pixel a-Si TFT and shields light incident on the pixel a-Si TFT.
(Appendix 2)
In the thin film transistor substrate according to appendix 1,
The thin film transistor substrate, wherein the light shielding a-Si film is formed in the same layer as an operation semiconductor layer of the peripheral circuit p-Si TFT.
(Appendix 3)
In the thin film transistor substrate according to appendix 1 or 2,
The thin film transistor substrate, wherein a width of the light shielding a-Si film is wider than a width of an operation semiconductor layer of the pixel a-Si TFT measured in the same direction.
(Appendix 4)
In the thin film transistor substrate according to any one of appendices 1 to 3,
The thin film transistor substrate, wherein the light shielding a-Si film is formed to a thickness of 60 to 100 nm.
(Appendix 5)
In the thin film transistor substrate according to any one of appendices 1 to 4,
A plurality of the pixel a-Si TFTs are disposed in the display portion, and the light shielding a-Si film is formed independently for each pixel a-Si TFT.
(Appendix 6)
The thin film transistor substrate according to any one of appendices 1 to 5,
A counter substrate disposed opposite to the thin film transistor substrate;
A liquid crystal display device comprising: a liquid crystal sealed between the thin film transistor substrate and the counter substrate.
(Appendix 7)
An a-Si film is formed in the TFT formation region of the peripheral circuit portion and the display portion on the transparent insulating substrate;
Only the a-Si film in the peripheral circuit portion is crystallized by irradiating laser light to form a p-Si film,
Forming a p-Si TFT for a peripheral circuit using the p-Si film as an operating semiconductor layer;
A method of manufacturing a thin film transistor substrate, comprising: forming an a-Si TFT for a pixel on an upper layer of the a-Si film formed on the display portion.
(Appendix 8)
In the method for manufacturing a thin film transistor substrate according to appendix 7,
The method of manufacturing a thin film transistor substrate, wherein the a-Si film has a thickness of 60 to 100 nm.
(Appendix 9)
In the method for manufacturing a thin film transistor substrate according to appendix 7 or 8,
The method of manufacturing a thin film transistor substrate, wherein the laser beam is emitted from a continuous wave solid-state laser.
(Appendix 10)
In the method for manufacturing a thin film transistor substrate according to any one of appendices 7 to 9,
A method of manufacturing a thin film transistor substrate, wherein the gate electrode of the peripheral circuit p-Si TFT and the pixel a-Si TFT are formed in the same layer.
(Appendix 11)
In the method for manufacturing a thin film transistor substrate according to any one of appendices 7 to 10,
A method of manufacturing a thin film transistor substrate, wherein the source / drain electrodes of the peripheral circuit p-Si TFT and the pixel a-Si TFT are formed in the same layer.

本発明の一実施の形態による表示装置の構成を示す図である。It is a figure which shows the structure of the display apparatus by one embodiment of this invention. 本発明の一実施の形態による周辺回路一体型液晶表示パネルに用いられる薄膜トランジスタ基板に形成された周辺回路部と画素部の一部の断面である。4 is a partial cross section of a peripheral circuit portion and a pixel portion formed on a thin film transistor substrate used in a peripheral circuit integrated liquid crystal display panel according to an embodiment of the present invention. 本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the TFT substrate and TFT substrate provided with the same by one embodiment of this invention. 本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the TFT substrate and TFT substrate provided with the same by one embodiment of this invention. 本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the TFT substrate and TFT substrate provided with the same by one embodiment of this invention. 本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the TFT substrate and TFT substrate provided with the same by one embodiment of this invention. 本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the TFT substrate and TFT substrate provided with the same by one embodiment of this invention. 本発明の一実施の形態によるＴＦＴ基板及びそれを備えたＴＦＴ基板の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the TFT substrate and TFT substrate provided with the same by one embodiment of this invention. 従来の周辺回路一体型液晶表示パネルに用いられる薄膜トランジスタ基板に形成された周辺回路部と画素部の一部の断面図である。FIG. 6 is a cross-sectional view of a part of a peripheral circuit portion and a pixel portion formed on a thin film transistor substrate used in a conventional peripheral circuit integrated liquid crystal display panel.

Explanation of symbols

１、３、１０１、１０３周辺回路用ＴＦＴ
５、１０５画素用ＴＦＴ
７、１０７蓄積容量
９、１０９ガラス基板
１１、１７、１１１、１１７ＳｉＮ膜
１３、１１３ＳｉＯ₂膜
１５、１６、１１５、１１６ゲート絶縁膜
１９、２１、７６、１１９、１２１、１７６絶縁膜
２０、１２０第２層間絶縁膜
２３、３７、５５、１２３、１３７、１５５動作半導体層
２５、３９、１２５、１３９ソース領域
２７、４１、１２７、１４１ドレイン領域
２９、４３、５７、１２９、１４３、１５７ソース電極
３１、４５、５９、１３１、１４５、１５９ドレイン電極
３５、４９、５３、１３５、１４９、１５３ゲート電極
５１遮光用ａ−Ｓｉ膜
６１、６２、７７、１６１、１６２ｎ⁺ａ−Ｓｉ層
６５、１６５蓄積容量配線
６７、１６７蓄積容量電極（中間電極）
６９、１６９透明画素電極
７０、７１、７２、７５ａ−Ｓｉ膜
７４、７８ｐ−Ｓｉ膜
７９第１の導電膜
２００液晶表示装置
２０１ＴＦＴ基板
２１０表示部
２２０ゲートドライバ
２２１、２３１シフトレジスタ
２２２、２３２レベルシフタ
２２３出力バッファ
２３０データドライバ
２３３アナログスイッチ
２４０表示コントローラ
１Ｍ、２Ｍ、３Ｍ、４Ｍ、５Ｍ、６Ｍ、７Ｍ、８Ｍ、９Ｍレジスト層
1, 3, 101, 103 TFT for peripheral circuit
5,105 TFT for pixel
7, 107 Storage capacitor 9, 109 Glass substrate 11, 17, 111, 117 SiN film 13, 113 SiO ₂ film 15, 16, 115, 116 Gate insulating film 19, 21, 76, 119, 121, 176 Insulating film 20, 120 Second interlayer insulating film 23, 37, 55, 123, 137, 155 Operating semiconductor layer 25, 39, 125, 139 Source region 27, 41, 127, 141 Drain region 29, 43, 57, 129, 143, 157 Source Electrodes 31, 45, 59, 131, 145, 159 Drain electrodes 35, 49, 53, 135, 149, 153 Gate electrode 51 Light shielding a-Si films 61, 62, 77, 161, 162 n ⁺ a-Si layer 65 165, storage capacitor wiring 67, 167 storage capacitor electrode (intermediate electrode)
69, 169 Transparent pixel electrodes 70, 71, 72, 75 a-Si film 74, 78 p-Si film 79 First conductive film 200 Liquid crystal display device 201 TFT substrate 210 Display unit 220 Gate drivers 221, 231 Shift register 222, 232 level shifter 223 output buffer 230 data driver 233 analog switch 240 display controller 1M, 2M, 3M, 4M, 5M, 6M, 7M, 8M, 9M resist layer

Claims

A peripheral circuit p-Si TFT disposed in a peripheral circuit portion provided around the substrate;
An a-Si TFT for a pixel disposed in a display unit provided inside the substrate;
A light shielding material for shielding light incident on the pixel a-SiTFT, which is formed under the pixel a-SiTFT in the same material as the operation semiconductor layer of the peripheral circuit p-SiTFT without impurities being implanted in the same layer. A thin film transistor substrate comprising: an a-Si film.

In the thin film transistor substrate of claim 1 Symbol placement,
The thin film transistor substrate, wherein a width of the light shielding a-Si film is wider than a width of an operation semiconductor layer of the pixel a-Si TFT measured in the same direction.

The thin film transistor substrate according to claim 1 or 2 ,
A counter substrate disposed opposite to the thin film transistor substrate;
A liquid crystal display device comprising: a liquid crystal sealed between the thin film transistor substrate and the counter substrate.

An a-Si film is formed in the TFT formation region of the peripheral circuit portion and the display portion on the transparent insulating substrate;
Only the a-Si film in the peripheral circuit portion is crystallized by irradiating laser light to form a p-Si film,
Forming a p-Si TFT for a peripheral circuit using the p-Si film as an operating semiconductor layer;
A method of manufacturing a thin film transistor substrate, comprising: forming an a-Si TFT for a pixel in an upper layer of the a-Si film formed in the display portion and not doped with impurities .