KR100192964B1 - Saturation apparatus of mpeg-1 inverse discrete cosine transformer - Google Patents

Saturation apparatus of mpeg-1 inverse discrete cosine transformer Download PDF

Info

Publication number
KR100192964B1
KR100192964B1 KR1019950041905A KR19950041905A KR100192964B1 KR 100192964 B1 KR100192964 B1 KR 100192964B1 KR 1019950041905 A KR1019950041905 A KR 1019950041905A KR 19950041905 A KR19950041905 A KR 19950041905A KR 100192964 B1 KR100192964 B1 KR 100192964B1
Authority
KR
South Korea
Prior art keywords
multiplexer
input
output
bits
selection signal
Prior art date
Application number
KR1019950041905A
Other languages
Korean (ko)
Other versions
KR970032152A (en
Inventor
신정철
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019950041905A priority Critical patent/KR100192964B1/en
Publication of KR970032152A publication Critical patent/KR970032152A/en
Application granted granted Critical
Publication of KR100192964B1 publication Critical patent/KR100192964B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/625—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding using discrete cosine transform [DCT]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
    • H04N19/184—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being bits, e.g. of the compressed video stream

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Computer Hardware Design (AREA)
  • Discrete Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Complex Calculations (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

본 발명은 엠펙1 역이산 코사인 변환기의 포화장치를 공개한다. 그 장치는 입력되는 N개의 비트들중 최상위 비트에 후속하는 3비트를 논리곱하여 출력하는 논리곱 게이트와, 상기 3비트를 논리합하여 출력하는 논리합 게이트와, 상기 최상위 비트를 선택신호로 하고, 입력한 상기 논리곱 및 논리합 게이트들의 출력을 상기 선택신호에 따라 선택적으로 출력하는 제1멀티플렉서와, 상기 최상위 비트를 제1선택신호로, 상기 제1멀티플렉서의 출력을 제2선택신호로 하고, 입력한 상기 비트들의 값, 2N-5및 -2N-5을 상기 제1 및 제2선택신호에 따라 선택적으로 출력하는 제2멀티플렉서로 구성되어 있다. 따라서, 비교기를 사용하지 않고 몇 개의 논리 게이트들을 사용하여 그 기능을 수행하기 때문에 부피가 작고, 그 구현을 위한 비용이 감소되는 효과가 있다.The present invention discloses a saturator of an MPEG1 inverse discrete cosine converter. The apparatus comprises a logical AND gate for logically multiplying and outputting three bits subsequent to the most significant bit of N input bits, an OR gate for logically outputting the three bits, and outputting the most significant bit as a selection signal. A first multiplexer for selectively outputting the outputs of the AND and OR gates according to the selection signal, the most significant bit as a first selection signal, and an output of the first multiplexer as a second selection signal, and inputting And a second multiplexer for selectively outputting values of bits, 2 N-5 and -2 N-5 in accordance with the first and second selection signals. Thus, the volume is small and the cost for its implementation is reduced because the function is performed using several logic gates without using a comparator.

Description

엠펙1 역이산 코사인 변환기의 포화장치Saturator of MPEG1 Inverse Discrete Cosine Converter

본 발명은 엠펙(MPEG;moving picture experts group)1의 비디오 복호기에 관한 것으로, 특히 비디오 복호기에서 역이산 코사인 변환기(IDCT;inverse discrete cosine transform)의 포화장치에 관한 것이다.The present invention relates to a video decoder of moving picture experts group (MPEG) 1, and more particularly to a saturation device of an inverse discrete cosine transform (IDCT) in a video decoder.

동화상 부호기에서는 DCT, 양자화, 및 부호화를 수행하고, 동화상 복호기에서는 부호기에서 수행되는 반대의 과정인 복호화, 역양자화 및 역 DCT를 수행한다.The video coder performs DCT, quantization, and encoding, and the video decoder performs decoding, inverse quantization, and inverse DCT, which are reverse processes performed by the coder.

한편, 동화상 복호기의 역양자화부에서 에이시(AC) 계수를 복호화할 때, DCT블럭 구성부에서 수행되는 동작 및 그 구성을 첨부한 도면을 참조하여 다음과 같이 설명한다.On the other hand, when the decoding of the AC (AC) coefficient in the dequantizer of the video decoder, the operation performed in the DCT block configuration unit and its configuration will be described as follows with reference to the accompanying drawings.

제1도는 종래의 포화부를 설명하기 위한 일반적인 DCT블럭 구성부의 블록도로서, 계수 선택부(2), 변환부(4), 및 포화부(6)로 구성되어 있다.FIG. 1 is a block diagram of a general DCT block structure for explaining a conventional saturation section, and is composed of a coefficient selection section 2, a conversion section 4, and a saturation section 6.

제1도에 도시된 계수 선택부(2)는 입력단자(IN1)를 통해 연산부(미도시)로부터 AC계수와 DC계수를 입력하여 입력단자(IN2)를 통해 입력되는 제어신호에 응답하여 선택적으로 출력한다. 변환부(4)는 계수 선택부(2)로부터 출력되는 신호와 입력단자(IN3)를 통해 부호 신호 및 절대값이 취해진 고정 길이 부호신호 또는 가변 길이 부호 신호를 입력하여 2의 보수 형태로 변환하여 출력한다. 포화부(6)는 변환부(4)의 출력을 입력하여 소정의 범위로 클리핑하여 출력단자(OUT)를 통해 출력한다. 상술한 종래의 포화부는 일반적으로 N비트가 입력될 경우, 입력된 값이 2047보다 크면 가장 큰 값으로 2047을 출력하고, -2048보다 작으면 가장 작은 값으로 -2048을 출력하고, -2048의 값부터 2047사이의 값들을 입력하여 출력하기 위해서 비교기를 사용하였다. 그러므로, 회로의 부피가 커지는 문제점이 있었다.The coefficient selector 2 shown in FIG. 1 selectively inputs an AC coefficient and a DC coefficient from an operation unit (not shown) through the input terminal IN1 and selectively responds to a control signal input through the input terminal IN2. Output The converter 4 inputs a fixed length coded signal or a variable length coded signal obtained by taking a code signal and an absolute value through a signal output from the coefficient selector 2 and an input terminal IN3, and converts it into a two's complement form. Output The saturation unit 6 inputs the output of the conversion unit 4 and clips it to a predetermined range and outputs it through the output terminal OUT. The conventional saturation unit described above generally outputs 2047 as the largest value when the input value is greater than 2047, and outputs -2048 as the smallest value when the input value is greater than 2047, and the value of -2048. A comparator was used to input and output values between and 2047. Therefore, there is a problem that the volume of the circuit becomes large.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 비교기를 사용하지 않는 엠펙1 역이산 코사인 변환기의 포화장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a saturation apparatus of an MPEG-1 inverse discrete cosine converter which does not use a comparator to solve the above problems of the prior art.

상기 목적을 달성하기 위한 본 발명의 엠펙1 역이산 코사인 변환기의 포화장치는 입력되는 N개의 비트들중 최상위 비트에 후속하는 3비트를 논리곱하여 출력하는 논리곱 게이트와, 상기 3비트를 논리합하여 출력하는 논리합 게이트와, 상기 최상위 비트를 선택신호로 하고, 입력한 상기 논리곱 및 논리합 게이트들의 출력을 상기 선택신호에 따라 선택적으로 출력하는 제1멀티플렉서와, 상기 최상위 비트를 제1선택신호로, 상기 제1멀티플렉서의 출력을 제2선택신호로 하고, 입력한 상기 비트들의 값, 2N-5및 -2N-5을 상기 제1 및 제2선택신호에 따라 선택적으로 출력하는 제2멀티플렉서를 구비한 것을 특징으로 한다.The saturation device of the MPEG-1 inverse discrete cosine converter of the present invention for achieving the above object is an AND gate to output an AND of the three bits following the most significant bit of the N bits to be input, and to output an OR And a first multiplexer for selectively outputting the outputs of the AND and OR gates input according to the selection signal, and the most significant bit as the first selection signal. A second multiplexer configured to output an output of the first multiplexer as a second selection signal and to selectively output values of the input bits, 2 N-5 and -2 N-5 according to the first and second selection signals; It is characterized by one.

제1도는 종래의 포화부를 설명하기 위한 일반적인 DCT블럭 구성부의 블록도이다.1 is a block diagram of a general DCT block configuration for explaining a conventional saturation section.

제2도는 본 발명의 엠펙1 IDCT의 포화장치의 회로도이다.2 is a circuit diagram of a saturation device of MPEG1 IDCT of the present invention.

이하, 본 발명에 의한 엠펙1 역이산 코사인 변환기(IDCT)의 포화장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.Hereinafter, with reference to the accompanying drawings, the configuration and operation of the saturation apparatus of the MPEG-1 inverse discrete cosine converter (IDCT) according to the present invention will be described.

제2도는 본 발명에 의한 엠펙1 IDCT의 포화장치의 회로도로서, 입력되는 N개의 비트들중 최상위 비트에 후속하는 3비트를 논리곱하여 출력하는 논리곱 게이트(12), 그 후속하는 3비트를 논리합 하여 출력하는 논리합 게이트(14), 최상위 비트(MSB)를 선택신호(S)로 하고, 입력단 논리곱 게이트(12) 및 논리합 게이트(14)의 출력을 선택신호에 따라 선택적으로 출력하는 제1멀티플렉서(16), 최상위 비트를 제1선택신호(S0)로, 제1멀티플렉서(16)의 출력을 제2선택신호(S1)로 하고, 입력단 비트들, 2N-5및 -2N-5을 제1 및 제2선택신호에 따라 선택적으로 출력하는 제2멀티플렉서(18)로 구성되어 있다.2 is a circuit diagram of a saturation device of MPEG1 IDCT according to the present invention. And a first multiplexer for selectively outputting the OR gate 14 and the most significant bit MSB as the selection signal S, and selectively outputting the outputs of the input AND logic gate 12 and the OR gate 14 according to the selection signal. (16), the most significant bit is the first selection signal S0, the output of the first multiplexer 16 is the second selection signal S1, and the input terminal bits, 2 N-5 and -2 N-5 , And a second multiplexer 18 for selectively outputting in accordance with the first and second selection signals.

본 발명의 설명을 쉽게 하기 위하여 N을 16이라 가정하고 설명하면 다음과 같다.In order to facilitate the description of the present invention, assuming that N is 16, the following description will be made.

제2도에 도시된 포화장치는 입력단자(IN1)를 통해 16비트의 값을 입력하고, 입력단자(IN2)를 통해 십진수 2047을 입력하고, 입력단자(IN3)를 통해 십진수 -2048을 입력한다.The saturator shown in FIG. 2 inputs a 16-bit value through the input terminal IN1, inputs a decimal number 2047 through the input terminal IN2, and inputs a decimal number-2048 through the input terminal IN3. .

다음 표를 통해 입력된 16비트 중에서 최상위 비트(MSB)인 부호 비트와 다음의 상위 비트인 3개의 비트로 2047보다 큰가 혹은 -2048보다 작은가를 구별할 수 있다.In the following table, it is possible to distinguish whether the code bit which is the most significant bit (MSB) and the next higher bit among the 16 bits input is greater than 2047 or less than -2048.

즉, 부호 비트인 15번째 비트(최상위 비트)가 0이고, 14, 13, 12번째 비트 중 1이 있으면 2047보다 큰 수임을 알 수 있고, 부호 비트가 1이고 14, 13, 12번째의 3비트가 모두 1이 아니면 -2048보다 작은 수임을 알 수 있기 때문에 부호 비트인 15번째 비트와 14, 13, 12번째의 3개 비트로 2047보다 큰 수 -2048보다 적은 수를 판별해 낼 수가 있는 것이다.That is, if the 15th bit (the most significant bit), which is the sign bit, is 0, and 1 of the 14th, 13th, and 12th bits is present, the number is greater than 2047. If all are not 1, the number is less than -2048. Therefore, the 15th bit, which is the sign bit, and the three bits of the 14th, 13th, and 12th bits can be used to determine the number greater than 2047 and less than -2048.

이와같은 상술한 성질을 이용하여 비교기를 사용하지 않고, 포화장치의 동작을 다음과 같이 구현할 수 있다.By using the above-described properties, the operation of the saturation apparatus can be implemented as follows without using a comparator.

제2도에 도시된 입력 최상위 비트(MSB)를 통해 선택단자(S)로 입력되는 신호가 0이면 제1멀티플렉서(16)는 논리합 게이트(14)의 출력을 선택하여 출력하고, 1이면 논리곱 게이트(12)의 출력을 선택하여 출력한다.If the signal inputted to the selection terminal S through the input most significant bit MSB shown in FIG. 2 is 0, the first multiplexer 16 selects and outputs the output of the OR gate 14, and if it is 1, the AND product The output of the gate 12 is selected and output.

먼저, 첫 번째의 경우에 입력단자(IN1)로 입력되는 값이 2047보다 큰 수이면 0인 입력 최상위 비트(MSB)가 제1멀티플렉서(16)의 선택단자(S) 및 제2멀티플렉서(18)의 선택단자(S0)로 입력되어 1인 논리합 게이트(14)의 출력이 제1멀티플렉서(16)에서 선택되어 제2멀티플렉서(18)의 선택단자(S1)로 출력된다. 제2멀티플렉서(18)는 선택신호(S0, S1)가 10이므로 입력단자(IN2)를 통해 입력되는 2047을 출력단자(OUT)를 통해 출력한다.First, in the first case, if the value input to the input terminal IN1 is greater than 2047, the input most significant bit MSB of 0 is the selection terminal S and the second multiplexer 18 of the first multiplexer 16. An output of the OR gate 14, which is input to the select terminal S0 of 1, is selected by the first multiplexer 16, and output to the select terminal S1 of the second multiplexer 18. Since the selection signals S0 and S1 are 10, the second multiplexer 18 outputs 2047 input through the input terminal IN2 through the output terminal OUT.

두 번째의 경우에, 입력단자(IN1)로 입력되는 값이 2047보다 작으면 0인 입력 최상위 비트(MSB)는 제1멀티플렉서(16) 및 제2멀티플렉서(18)의 선택단자들로 각각 입력되어, 0인 논리합 게이트(14)의 출력이 제1멀티플렉서(16)를 통해 제2멀티플렉서(18)의 선택단자(S1)로 출력된다. 제2멀티플렉서(18)의 선택신호(S0, S1)는 0이 되어 제2멀티플렉서(18)는 입력단자(IN1)를 통해 입력되는 16비트의 십진수에 해당하는 수를 출력단자(OUT)를 통해 출력한다.In the second case, if the value input to the input terminal IN1 is less than 2047, the input most significant bit MSB of 0 is input to the selection terminals of the first multiplexer 16 and the second multiplexer 18, respectively. The output of the OR gate 14, which is 0, is output to the selection terminal S1 of the second multiplexer 18 through the first multiplexer 16. The selection signals S0 and S1 of the second multiplexer 18 are zero, and the second multiplexer 18 outputs the number corresponding to the 16-bit decimal number input through the input terminal IN1 through the output terminal OUT. Output

세 번째의 경우에, 입력단자(IN1)를 통해 입력되는 값이 -2047보다 적으면 입력 최상위 비트(MSB)는 1이고, 논리곱 게이트(12)의 출력은 0이 되며, 제1멀티플렉서(16)는 논리곱 게이트(12)의 출력인 0을 입력하여 제2멀티플렉서(18)의 선택단자(S1)로 출력하고, 입력 최상위 비트(MSB)는 제2멀티플렉서(18)의 선택단자(S0)로 입력되어 입력단자(IN3)로 입력되는 -2048이 출력단자(OUT)를 통해 출력된다.In the third case, if the value input through the input terminal IN1 is less than -2047, the input most significant bit MSB is 1, the output of the AND gate 12 is 0, and the first multiplexer 16 ) Inputs 0, which is the output of the AND gate 12, to be output to the selection terminal S1 of the second multiplexer 18, and the input most significant bit MSB is the selection terminal S0 of the second multiplexer 18. -2048 inputted to the input terminal IN3 is output through the output terminal OUT.

마지막의 경우에, 입력단자(IN1)로 입력되는 값이 -2047보다 크면 1인 입력 최상위 비트(MSB)는 제1멀티플렉서(16)의 선택단자(S)와 제2멀티플렉서(16)의 논리곱(12)의 출력인 1을 제2멀티플렉서(18)의 선택단자(S1)로 출력하여, 제2멀티플렉서(18)의 입력단자(IN1)를 통해 입력되는 16비트로 이루어진 십진수의 값을 출력단자(OUT)를 통해 출력한다.In the last case, if the value inputted to the input terminal IN1 is greater than -2047, the input most significant bit MSB of 1 is the logical product of the selection terminal S of the first multiplexer 16 and the second multiplexer 16. 1, which is the output of (12), is output to the selection terminal S1 of the second multiplexer 18, and a decimal value composed of 16 bits inputted through the input terminal IN1 of the second multiplexer 18 is output to the output terminal ( Output through OUT).

이상에서 살펴본 바와 같이 본 발명에 의한 엠펙1 IDCT에 있는 포화장치는 비교기를 사용하지 않고 몇 개의 논리 게이트들을 사용하여 그 기능을 수행하기 때문에 회로 크기가 적고, 그 구현을 위한 비용이 절감되는 효과가 있다.As described above, since the saturation device in the MPEG1 IDCT according to the present invention performs its function using a few logic gates without using a comparator, the circuit size is small and the cost for the implementation is reduced. have.

Claims (1)

입력되는 N개의 비트들중 최상위 비트에 후속하는 3비트를 논리곱하여 출력하는 논리곱 게이트; 상기 3비트를 논리합하여 출력하는 논리합 게이트; 상기 최상위 비트를 선택신호로 하고, 입력한 상기 논리곱 및 논리합 게이트들의 출력을 상기 선택신호에 따라 선택적으로 출력하는 제1멀티플렉서; 상기 최상위 비트를 제1선택신호로, 상기 제1멀티플렉서의 출력을 제2선택신호로 하고, 입력한 상기 비트들의 값, 2N-5및 -2N-5을 상기 제1 및 제2선택신호에 따라 선택적으로 출력하는 제2멀티플렉서를 구비한 것을 특징으로 하는 엠펙1 역이산 코사인 변환기의 포화장치.An AND gate for performing an AND operation on the three bits following the most significant bit of the N bits to be input; An OR gate for performing OR operation on the three bits; A first multiplexer which uses the most significant bit as a selection signal and selectively outputs the input of the AND and OR gates according to the selection signal; The most significant bit is a first selection signal, the output of the first multiplexer is a second selection signal, and the values of the input bits, 2 N-5 and -2 N-5 are the first and second selection signals. And a second multiplexer for selectively outputting the saturation apparatus of the MPEG-1 inverse discrete cosine converter.
KR1019950041905A 1995-11-17 1995-11-17 Saturation apparatus of mpeg-1 inverse discrete cosine transformer KR100192964B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950041905A KR100192964B1 (en) 1995-11-17 1995-11-17 Saturation apparatus of mpeg-1 inverse discrete cosine transformer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950041905A KR100192964B1 (en) 1995-11-17 1995-11-17 Saturation apparatus of mpeg-1 inverse discrete cosine transformer

Publications (2)

Publication Number Publication Date
KR970032152A KR970032152A (en) 1997-06-26
KR100192964B1 true KR100192964B1 (en) 1999-06-15

Family

ID=19434469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950041905A KR100192964B1 (en) 1995-11-17 1995-11-17 Saturation apparatus of mpeg-1 inverse discrete cosine transformer

Country Status (1)

Country Link
KR (1) KR100192964B1 (en)

Also Published As

Publication number Publication date
KR970032152A (en) 1997-06-26

Similar Documents

Publication Publication Date Title
US5841381A (en) Huffman coding/decoding using an intermediate code number
KR100209877B1 (en) Variable length coding encoder and decoder using multiple huffman table
KR960028554A (en) Decoding device for decoding various types of code signals
KR930018878A (en) Digital image signal transmission device and frame method
JPH0879091A (en) Variable length code table and variable length coder
US20080107349A1 (en) Method and circuit of high performance variable length coding and decoding for image compression
KR960006644A (en) Digital coding device and digital code decoding device
KR930024509A (en) Variable-length code decoder
JPH0355987A (en) Reducing apparatus of redundancy in block of digital video data in discrete cosine transformation coding
JPH07222164A (en) Digital video bit stream coder
KR100192964B1 (en) Saturation apparatus of mpeg-1 inverse discrete cosine transformer
US6157327A (en) Encoding/decoding device
JP3179588B2 (en) Data encoding apparatus and method
US6859562B2 (en) Coded data length detection apparatus, method of the same, and image coding apparatus
JP4537089B2 (en) Variable length decoding apparatus and method, computer program, and computer readable storage medium
KR960030686A (en) A / S coefficient decoding device of inverse quantization unit in moving picture decoding device
JPS59131226A (en) Adaptive quantizer
KR960003629B1 (en) Inverse quantizer
KR950008486B1 (en) Vlc coding method
KR100194050B1 (en) Run-Lance Decoder with Digital Video Cassette Recorder
KR930004265B1 (en) Quantumized pulse width control circuit
JP2001196935A (en) Data quantizer
JP3313911B2 (en) Quantizer
JP3239664B2 (en) Variable length code decoding method
KR0165498B1 (en) Degrouping method and device for mpeg1 audio decoder

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070125

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee