KR100192545B1 - Non-volatile memory device and fabrication method thereof - Google Patents
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Abstract
본 발명은 EEPROM소자에 관한 것으로, 특히 FS(Field Shield)영역에 소거(Erase) 게이트를 형성하여 소자의 고집적화에 유리하도록 한 불휘발성 메모리 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an EEPROM device, and more particularly, to a nonvolatile memory device and a method of manufacturing the same, which are advantageous for high integration by forming an erase gate in an FS (Field Shield) region.
상기와 같은 본 발명의 불휘발성 메모리 소자는 반도체 기판과, 상기 반도체 기판에 일정간격으로 형성되는 복수의 제 1 절연막과, 상기 각각의 제 1 절연막상에 형성되어 소거 게이트로 사용되는 F.S 폴리 실리콘층과, 상기 F.S 폴리 실리콘층을 감싸고 형성되는 제 2 절연막과, 상기 F.S 폴리 실리콘층을 제외한 반도체 기판의 활성영역 전면에 형성되는 게이트 절연막과, 상기 F.S 폴리 실리콘층에 일정 부분 오버랩되어 게이트 절연막상에 형성되는 플로우팅 게이트와, 상기 플로우팅 상측에 형성되는 유전체층과, 상기 유전체층에 의해 절연되어 형성되는 컨트롤 게이트를 포함하여 이루어진다.The nonvolatile memory device of the present invention as described above includes a semiconductor substrate, a plurality of first insulating films formed on the semiconductor substrate at predetermined intervals, and an FS polysilicon layer formed on each of the first insulating films and used as an erase gate. And a second insulating film surrounding the FS polysilicon layer, a gate insulating film formed over the entire active region of the semiconductor substrate excluding the FS polysilicon layer, and partially overlapping the FS polysilicon layer on the gate insulating film. And a floating gate to be formed, a dielectric layer formed on the floating side, and a control gate insulated from the dielectric layer.
Description
제1도(a)(b)는 종래 기술에 따른 EEPROM셀의 구조 단면도.Figure 1 (a) (b) is a cross-sectional view of the structure of the EEPROM cell according to the prior art.
제2도는 본 발명에 따른 EEPROM셀의 구조 단면도.2 is a structural cross-sectional view of an EEPROM cell according to the present invention.
제3(a)도 내지 제3(g)도는 본 발명에 따른 EEPROM셀의 공정 단면도.3 (a) to 3 (g) are cross-sectional views of an EEPROM cell according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
31 : 반도체 기판 32 : 게이트 절연막31 semiconductor substrate 32 gate insulating film
33a : 제 1 절연막 33b : 제 2 절연막33a: first insulating film 33b: second insulating film
34a : F.S 폴리 실리콘층 34b : 소거 게이트34a: F.S polysilicon layer 34b: erase gate
35 : 플로우팅 게이트 36 : 유전체층35 floating gate 36 dielectric layer
37 : 컨트롤 게이트37: control gate
본 발명은 EEPROM소자에 관한 것으로, 특히 FS(Field Shield)영역에 소거(Erase)게이트를 형성하여 소자의 고집적화에 유리하도록 한 불휘발성 메모리 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an EEPROM device, and more particularly, to a nonvolatile memory device and a method of manufacturing the same, which are advantageous for high integration by forming an erase gate in a field shield (FS) region.
이하, 첨부된 도면을 참고하여 종래 기술의 EEPROM소자에 관하여 설명하면 다음과 같다.Hereinafter, an EEPROM device according to the related art will be described with reference to the accompanying drawings.
제1도(a)(b)는 종래 기술에 따른 EEPROM셀의 구조 단면도이다.1 (a) and (b) are structural cross-sectional views of an EEPROM cell according to the prior art.
제1도(a)는 ETOX형 EEPROM셀을 나타낸 것이다.FIG. 1 (a) shows an ETOX type EEPROM cell.
전기적으로 프로그램과 소거가 가능한 EEPROM에서는 도전성이 큰 플로우팅 게이트(5)를 전계 효과 트랜지스터 구조위에 위치하도록 하고 있다.In the electrically programmable and erasable EEPROM, the highly conductive floating gate 5 is positioned on the field effect transistor structure.
즉, 반도체 기관(1)상에 형성된 게이트 절연막(4)과, 상기 게이트절연막(4)상에 형성된 플로우팅 게이트(5)와, 상기 플로우팅 게이트(5)의 양측 반도체 기판(1)내에 형성된 소오스/드레인 전극(2)(3)과 상기 플로우팅 게이트(5)의 상에 유전체층(6)을 사이에 두고 형성되는 컨트롤 게이트(7)로 구성된다.That is, the gate insulating film 4 formed on the semiconductor engine 1, the floating gate 5 formed on the gate insulating film 4, and the semiconductor substrate 1 formed on both sides of the floating gate 5 are formed. And a control gate 7 formed on the floating gate 5 with the source / drain electrodes 2 and 3 interposed therebetween.
트랜지스터의 문턱 전압은 채널 영역에 주입되는 채널 이온 주입량에 의해 조절된다.The threshold voltage of the transistor is controlled by the channel ion implantation amount injected into the channel region.
그리고 EEPROM 셀은 게이트 절연막(4)을 통하여 플로우팅 게이트(5)에 주입되는 전자에 의해 프로그램되어진다.The EEPROM cell is programmed by electrons injected into the floating gate 5 through the gate insulating film 4.
트랜지스터에 프로그램되어진 정보는 소오스/드레인 전극(2)(3)과 컨트롤 게이트(7)에 적절한 전압을 인가한 상태에서 흐르는 전류값을 읽어내어 알 수 있다.Information programmed in the transistor can be obtained by reading a current value flowing in a state where an appropriate voltage is applied to the source / drain electrodes 2 and 3 and the control gate 7.
그리고 상기와 같은 ETOXTM구조의 EEPROM셀의 소거 동작은 다음과 같다.The erase operation of the EEPROM cell having the ETOX ™ structure as described above is as follows.
컨트롤 게이트(7)에 음(-)의 전압을 인가하고 소오스 전극(2)에 양(+)의 전압을 인가하여 게이트 절연막(4)을 통한 F-N(Fowler - Nordheim)터널 효과에 의해서 프로그램되어진 정보를 소거한다.Information programmed by the effect of the FN (Fowler-Nordheim) tunnel through the gate insulating film 4 by applying a negative voltage to the control gate 7 and a positive voltage to the source electrode 2. Clears.
이때, 플로우팅 게이트(5)의 전자는 컨트롤 게이트(7)에 인가되는 전압에 의해 발생하는 터널 효과에 의해서 전계 방출되어지고 읽기 동작에서 소거되어진 셀은 on 상태로 읽혀진다.At this time, the electrons of the floating gate 5 are field-emitted by the tunnel effect generated by the voltage applied to the control gate 7, and the cells erased in the read operation are read in the on state.
그리고 제1도(b)는 소거를 위한 별도의 게이트를 갖는 구조의 EEPROM셀을 나타낸 것으로 쓰기 동작과 읽기 동작은 ETOXTM구조의 EEPROM셀과 동일한 방법으로 이루어지고 그 구성은 다음과 같다.(USP 5,043,940)FIG. 1 (b) shows an EEPROM cell having a separate gate for erasing. The write and read operations are performed in the same manner as the EEPROM cell of the ETOX TM structure. The configuration is as follows. 5,043,940)
먼저, 반도체 기판(1)상에 일정 간격으로 형성되는 F.S(Field Shield) 산화막(8)과, 상기 F.S 산화막(8)을 제외한 반도체 기판(1)상에 형성되는 게이트 절연막(4)과 상기 F.S 산화막(8)에 일부 걸쳐서 게이트 절연막 (4)상에 형성되는 플로우팅 게이트(5)와, 상기 플로우팅 게이트(5)의 상측에 제 1 절연막(9a)에 의해 절연되어 형성되는 컨트롤 게이트(7)와, 각각의 셀들의 분리 영역의 F.S 산화막(8)상에 제 2 절연막(9b)에 의해 절연되어 상기 컨트롤 게이트(7)에 일부가 절연되어 구성되는 소거 게이트(Erase Gate)(10)로 구성된다.First, an FS (Field Shield) oxide film 8 formed on the semiconductor substrate 1 at regular intervals, a gate insulating film 4 formed on the semiconductor substrate 1 except for the FS oxide film 8, and the FS A floating gate 5 formed on the gate insulating film 4 over a portion of the oxide film 8 and a control gate 7 formed by being insulated by the first insulating film 9a on the floating gate 5. ) And an Erase Gate 10, which is insulated by the second insulating film 9b on the FS oxide film 8 in the isolation region of each cell and partially insulated from the control gate 7. It is composed.
상기와 같이 구성된 EEPROM 셀의 소거동작은 다음과 같다.The erase operation of the EEPROM cell configured as described above is as follows.
프로그램되어진 정보의 소거 동작시에 상기의 소거 게이트(10)에 양(+)의 높은 전압을 인가함으로써, 플로우팅 게이트(5)와 소거 게이트(10) 사이의 제 2 절연막(9b)을 통한 터널링 전류를 이용하여 플로우팅 게이트(5)의 전하를 방출시킨다.Tunneling through the second insulating film 9b between the floating gate 5 and the erase gate 10 by applying a positive high voltage to the erase gate 10 during an erase operation of programmed information. The electric current is used to discharge the charge of the floating gate 5.
즉, 소거 게이트(10)를 채택한 EEPROM 구조에서는 프로그래밍할 때와 소거할 때에 전자가 터널링하는 절연막이 다르다.That is, in the EEPROM structure employing the erase gate 10, the insulating film through which electrons tunnel when programming and erasing is different.
그러므로 셀의 신뢰성이 높다.Therefore, the cell reliability is high.
소거 게이트를 채택하지 않은 EEPROM 구조에서는 동일하게 게이트 절연막을 통하여전자를 터널링시키므로 전자의 양 방향 이전에 따른 전계 트랩의 발생율이 높고 게이트 절연막으로 사용된 특성이 저하된다.In the EEPROM structure that does not adopt the erase gate, the electrons are tunneled through the gate insulating film in the same manner, so that the generation rate of the electric field traps due to the transfer of the electrons in both directions is high and the characteristics used as the gate insulating film are reduced.
상기와 같은 소거 동작시의 문제점으로 인하여 현재는 소거 게이트를 별도로 갖는 구조가 많이 채택되고 있다.Due to the problem in the erase operation as described above, a structure having a separate erase gate is currently adopted.
그리고 상기와 같은 종래 기술의 소거 게이트를 별도로 갖는 EEPROM 셀에서는 다음과 같은 문제점이 있다.In addition, the EEPROM cell having the conventional erase gate as described above has the following problems.
첫째, 공정 진행시에 플로우팅 게이트, 컨트롤 게이트를 형성하고 소거 게이트를 별도로 형성하므로 제조 공정이 매우 복잡하다.First, the manufacturing process is very complicated because the floating gate and the control gate are formed during the process and the erase gate is separately formed.
둘째, 소거 게이트와 컨트롤 게이트가 중첩되는 영역이 생겨 이 부분에서의 기생 커패시턴스에 의해 커트롤 게이트와 플로우팅 게이트간의 커플링비를 감소시키게 된다.Secondly, an overlapping region between the erase gate and the control gate is generated, thereby reducing the coupling ratio between the control gate and the floating gate due to parasitic capacitance in this portion.
셋째, F.S 산화막상에 소거 게이트를 형성해야 하므로 F.S 산화막의 길이가 길어지는데, 이로 인해 각 셀의 면적이 커지게 된다.Third, since the erase gate must be formed on the F.S oxide film, the length of the F.S oxide film is increased, which increases the area of each cell.
본 발명은 상기와 같은 종래 기술의 EEPROM 소자의 문제점을 해결하기 위하여 안출한 것으로, F.S 영역을 소거 게이트로 사용할 수 있도록 하여 소자의 고집적화에 유리하도록 한 불휘발성 메모리 소자 및 그의 제조 방법을 제공하는데 목적이 있다.Disclosure of Invention The present invention has been made to solve the problems of the prior art EEPROM device, and an object of the present invention is to provide a nonvolatile memory device and a method of manufacturing the same, which are advantageous for high integration of the device by using the FS region as an erase gate. There is this.
상기의 목적을 달성하기 위한 본 발명의 불휘발성 메모리 소자는 반도체 기판과, 상기 바도체 기판상에 일정간격으로 형성되는 복수의 제 1 절연막과, 상기 각각의 제 1 절연막상에 형성되어 소거 게이트로 사용되는 F.S 폴리 실리콘층과, 상기 F.S 폴리 실리콘층을 감싸고 형성되는 제 2 절연막과, 상기 F.S 폴리 실리콘층을 제외한 반도체 기판의 활성 영역 전면에 형성되는 게이트 절연막과, 상기 F.S 폴리 실리콘층에 일정 부분 오버랩되어 게이트 절연막상에 형성되는 플로우팅 게이트와, 상기 플로우팅 게이트의 상측에 형성되는 유전체층과, 유전체층에 의해 절연되어 형성되는 컨트롤 게이트를 포함하여 이루어지는 것을 특징으로 한다.A nonvolatile memory device of the present invention for achieving the above object is a semiconductor substrate, a plurality of first insulating film formed on the bar conductor substrate at regular intervals, and formed on each of the first insulating film to erase gate A FS polysilicon layer to be used, a second insulating film formed around the FS polysilicon layer, a gate insulating film formed over the entire active region of the semiconductor substrate except the FS polysilicon layer, and a portion of the FS polysilicon layer And a floating gate overlapping the gate insulating layer, a dielectric layer formed on the floating gate, and a control gate insulated from the dielectric layer.
이하, 첨부된 도면을 참고하여 본 발명의 불휘발성 메모리 소자 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a nonvolatile memory device and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 EEPROM 셀의 구조 단면도이고, 제3(a)도 내지 제3(g)도는 본 발명에 따른 EEPROM 셀의 공정 단면도이다.2 is a structural cross-sectional view of an EEPROM cell according to the present invention, and FIGS. 3 (a) to 3 (g) are process cross-sectional views of the EEPROM cell according to the present invention.
본 발명의 EEPROM 소자는 F.S 영역에 폴리 실리콘층을 형성하여 그를 소거 게이트로 이용하는 것으로 그 구조는 다음과 같다.The EEPROM device of the present invention forms a polysilicon layer in the F.S region and uses it as an erase gate. The structure is as follows.
먼저, 반도체 기판(31)의 셀 분리 영역에 제 1,2 절연막(33a)(33b)에 의해 절연되어 형성된 소거 게이트(34b)와, 상기 소거 게이트(34b)를 제외한 반도체 기판(31)의 전면에 형성된 게이트 절연막(32)과, 상기 소거 게이트(34b)에 일정 부분 오버랩되어 게이트 절연막(32)상에 형성된 플로우팅 게이트(35)와, 상기 플로우팅 게이트(35)의 상측에 유전체층(36)에 의해 형성되는 컨트롤 게이트(37)로 구성된다.First, the erase gate 34b formed by being insulated from the cell isolation region of the semiconductor substrate 31 by the first and second insulating layers 33a and 33b and the entire surface of the semiconductor substrate 31 except for the erase gate 34b. A gate insulating film 32 formed on the gate insulating film 32, the floating gate 35 formed on the gate insulating film 32 by overlapping a portion of the erase gate 34b, and the dielectric layer 36 on the floating gate 35. It consists of a control gate 37 formed by.
상기와 같은 구성을 갖는 본 발명의 불휘발성 메모리 소자의 제조 공정은 다음과 같다.The manufacturing process of the nonvolatile memory device of the present invention having the above configuration is as follows.
먼저, 제3(a)도에서와 같이, 제 1도전형의 반도체 기판(31) 또는 제 1도전형의 웰이 형성된 반도체 기판(31)상에 F.S 영역의 제 1 절연막(33a)을 형성한다.First, as shown in FIG. 3 (a), the first insulating film 33a of the FS region is formed on the semiconductor substrate 31 of the first conductive type or the semiconductor substrate 31 on which the well of the first conductive type is formed. .
이때, 상기의 제 1 절연막(33a)은 산화막을 사용하여 형성한다.At this time, the first insulating film 33a is formed using an oxide film.
이어, 제3(b)도에서와 같이, 상기 제 1 절연막(33a)상에 F.S 폴리 실리콘층(34a)을 형성하고 제3(c)도에서와 같이, F.S 영역을 정의하고 그 영역에만 남도록 F.S 폴리 실리콘층(34a)을 패터닝한다.Then, as shown in FIG. 3 (b), an FS polysilicon layer 34a is formed on the first insulating film 33a, and as shown in FIG. 3 (c), an FS region is defined and remains only in that region. The FS polysilicon layer 34a is patterned.
상기의 패터닝되어진 F.S포리 실리콘층(34a)은 소거 게이트(34b)로 사용된다.The patterned F. S polysilicon layer 34a is used as the erase gate 34b.
그리고 제3(d)도에서와 같이, 상기 패터닝되어진 F.S폴리 실리콘층(34a)의 표면을 산화시켜 제 2절연막(33b)을 형성한다.As shown in FIG. 3 (d), the surface of the patterned F.S polysilicon layer 34a is oxidized to form a second insulating film 33b.
이어, 제3(e)도에서와 같이, 제 2 절연막(33b)을 제외한 반도체 기판(31)의 표면에 게이트 절연막(32)을 형성하고 그를 포함하는 전면에 플로우팅 게이트를 형성하기 위한 폴리 실리콘층을 형성한다.Subsequently, as shown in FIG. 3 (e), the polysilicon for forming the gate insulating film 32 on the surface of the semiconductor substrate 31 except for the second insulating film 33b and forming the floating gate on the entire surface including the same. Form a layer.
그리고 제3(f)도에서와 같이, 상기의 폴리 실리콘층을 선택적으로 제거하여 상기 F.S 폴리층(34a)에 일부가 오버랩되는 플로우팅 게이트(35)를 형성한다.As shown in FIG. 3 (f), the polysilicon layer is selectively removed to form a floating gate 35 having a portion overlapping the F.S poly layer 34a.
이어, 상기 플로우팅 게이트(35)를 포함하는 전면에 유전체층(36)을 형성하고 상기의 유전체층(36)상에 컨트롤 게이트(37)를 형성하기 위한 폴리 실리콘층을 형성한다.Subsequently, a dielectric layer 36 is formed on the entire surface including the floating gate 35, and a polysilicon layer for forming the control gate 37 is formed on the dielectric layer 36.
그리고 제3(g)도에서와 같이, 폴리 실리콘층 및 유전체층(36)를 선택적으로 제거하여 컨트롤 게이트(37)를 형성한다.As shown in FIG. 3 (g), the control gate 37 is formed by selectively removing the polysilicon layer and the dielectric layer 36.
상기와 같은 공정으로 형성된 본 발명의 EFPROM 소자의 동작은 다음과 간다.The operation of the EFPROM device of the present invention formed by the above process goes as follows.
F.S층에 형성된 소거 게이트는 프로그램 및 읽기 동작에서는 사용되지 않고 F.S층으로 이용된다.The erase gate formed in the F.S layer is not used in the program and read operations but is used as the F.S layer.
이때, 소거 게이트에는 접지 전압 또는 음(-)의 전압을 인가하여 셀들간의 필드 쉴드층 및 채널 스톱층으로 이용된다.At this time, a ground voltage or a negative voltage is applied to the erase gate to serve as a field shield layer and a channel stop layer between cells.
그리고 소거 동작에서는 소거 게이트에 양(+)의 높은 전압을 인가하여 플로우팅 게이트의 전자를 플로우팅 게이트와 소거 게이트 사이의 제 2 절연막을 통하여 터널링시켜 소거한다.In the erase operation, a positive high voltage is applied to the erase gate, and the electrons of the floating gate are tunneled through the second insulating film between the floating gate and the erase gate and erased.
상기와 같은 본 발명의 불휘발성 메모리 소자는 F.S 영역을 소거 게이트로 사용하므로 셀의 면적을 줄일 수 있어 소자의 고집적화에 유리하다.Since the nonvolatile memory device of the present invention uses the F.S region as the erase gate, the cell area can be reduced, which is advantageous for high integration of the device.
또한 플로우팅 게이트와 컨트롤 게이트의 상측에 소거 게이트를 형성하는 종래 기술에 비해 제조 공정을 단순화할 수 있다.In addition, the manufacturing process can be simplified compared to the prior art of forming an erase gate on the floating gate and the control gate.
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| KR980006426A (en) | 1998-03-30 |
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