KR100191078B1 - Lead frame for semiconductor package having fused lead whreein shape of stress absorbing means - Google Patents
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Abstract
본 발명은 퓨즈드리드를 갖는 반도체패키지용 리드프레임에 관한 것으로, 특히 퓨즈드리드(Fused Lead)에 응력흡수수단이 형성된 반도체패키지용 리드프레임으로써, 반도체칩탑재판(2)과 일체적으로 연결되는 퓨즈드리드(3)의 전방 또는 후방에 다양한 형상의 응력흡수수단(5)을 형성시킴으로써 다운셋에 의하여 발생되는 잔류응력을 흡수하도록 하여 리드프레임(1)의 변형을 최소화하며, 응력흡수수단(5)의 일부 영역을 은도금한 그라운드본딩영역(7)을 형성시킴으로써 은도금 영역의 최소화로 인한 몰딩수지와 리드페레임(1) 사이의 결합력을 향상시킬 수 있으므로 이를 이용하여 반도체패키지 제조시 신뢰성 제고를 이룰 수가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lead frame for a semiconductor package having a fuse lead, and in particular, a lead frame for a semiconductor package having stress absorbing means formed in a fuse lead, which is integrally connected to the semiconductor chip mounting plate 2. By forming stress absorbing means 5 of various shapes in front or rear of the fuse lead 3 to be absorbed to minimize the deformation of the lead frame (1) by absorbing the residual stress generated by the downset, stress absorbing means By forming a ground bonding region 7 in which a portion of (5) is silver-plated, the bonding force between the molding resin and the lead frame 1 due to the minimization of the silver plating region can be improved, thereby improving reliability in manufacturing a semiconductor package. Can be achieved.
Description
본 발명은 반도체패키지용 리드프레임에 관한 것으로서, 더욱 상세하게는 열방출 및 그라운드를 위한 퓨즈드리드(Fused Lead)에 형성되는 다운셋(Down Set)부의 인근에 다양한 형상의 응력흡수수단을 구비시킨 반도체패키지용 리드프레임에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lead frame for a semiconductor package, and more particularly, to include stress absorbing means having various shapes in the vicinity of a down set part formed in a fuse lead for heat dissipation and ground. The present invention relates to a lead frame for a semiconductor package.
최근 반도체칩의 고집적화 추세의 가속화 및 반도체칩을 이용한 전자기기의 소형화에 따라 플라스틱 반도체패키지에 광범위하게 사용되고 있는 리드프레임에 있어서도 한정된 단위 면적당 보다 많은 수의 리드 형성이 요구되고 있다.In recent years, with the accelerating trend toward higher integration of semiconductor chips and the miniaturization of electronic devices using semiconductor chips, the formation of a larger number of leads per limited unit area is required even in lead frames widely used in plastic semiconductor packages.
이러한 추세에 부응하기 위해서는 리드프레임의 두께와 개개의 리드의 너비 및 리드간의 간격을 미소화(微小化)시킬 수 밖에 없으므로 리드프레임의 구조는 점차 복잡화되어 가고 있다.In order to meet this trend, the thickness of lead frames, the widths of individual leads, and the gaps between leads are inevitably reduced, and the structure of lead frames is becoming increasingly complicated.
그러나 이러한 리드프레임 구조의 복잡화 경향에도 불구하고 리드프레임의 높은 정밀도에 수반되는 반도체패키지의 신뢰성은 더욱 강조되고 있는 것이 현실정이며, 리드프레임 성형시 주로 사용되는 스템핑(Stamping)이나 에칭(Etching) 등 어떠한 방법을 사용하던지 간에 요구되는 정밀한 형상이나 패턴을 얻기가 점점 곤란해지고 있다.However, in spite of the complicated trend of lead frame structure, the reliability of semiconductor package accompanied by the high precision of lead frame is more emphasized, and stamping or etching, which is mainly used in forming lead frame, is emphasized. Whatever method is used, it is increasingly difficult to obtain the precise shape and pattern required.
이러한 상황의 전형적인 일예로서, 리드가 사방으로 연장되는 쿼드플랫(Quad Flat) 반도체패키지를 포함한 다양한 유형의 리드프레임을 이용한 플라스틱 반도체패키지에 있어서는 패키지의 경박단소화를 위해서 리드프레임 상의 반도체칩탑재판을 리드의 높이보다 약간 낮게 다운셋(Down Set)시키는 것에 의하여 반도체 칩 실장후의 패키지 높이를 감소시키는 것이 통상적이나, 이 경우 반도체칩탑재판과 연결되어 있는 퓨즈드리드(Fused Lead; 그라운드본딩을 위해 길이를 연장시킨 리드)의 수효가 많을 때 상기 다운셋 가공에 의하여 발생한 잔류 응력에 의하여 리드프레임 스트립 또는 리드프레임이 만곡되어 편평도가 저하되고, 이에 의하여 후속 공정처리의 곤란 또는 완성된 반도체패키지의 신뢰성 저하 등의 문제를 초래할 우려가 있다.As a typical example of such a situation, in the case of plastic semiconductor packages using various types of lead frames including quad flat semiconductor packages in which the leads extend in all directions, the semiconductor chip mounting board on the lead frame may be used to reduce the thickness of the package. It is common to reduce the package height after semiconductor chip mounting by downset the height slightly below the height of the lead, but in this case the length of the fuse lead connected to the semiconductor chip mounting board for ground bonding. When lead is increased, the lead frame strip or lead frame is bent due to the residual stress generated by the downset processing, thereby reducing the flatness, thereby reducing the difficulty of subsequent processing or reducing the reliability of the finished semiconductor package. There is a risk of causing such problems.
제5a도는 종래 리드프레임 스트립(100)을 예시한 평면도로서, 퓨즈드리드(3)를 갖는 종래의 유니트 리드프레임(1')들로 구성된 것이다. 이는 유니트 리드프레임(1')이 반도체칩탑재판(2)과 연결되어 방사상으로 외부로 향하여 연장되며다운셋부(4)가 형성되어 있는 다수의 퓨즈드리드(3)를 구비하고 반도체칩탑재판(2)과 단락되어 있는 다수의 리드(8)와 댐바(9; Damner)로 구성되어 있다. 이는 공정처리의 효율성을 높이기 위하여 상기 유니트 리드프레임(1') 다수를 하나의 리드프레임 스트립(100)으로 구성한 것이다.FIG. 5A is a plan view illustrating a conventional leadframe strip 100, which is composed of conventional unit leadframes 1 'having a fuse lid 3. As shown in FIG. It is provided with a plurality of fuse leads 3 in which the unit lead frame 1 ′ is connected to the semiconductor chip mounting plate 2 and extends radially outward, and has a downset portion 4 formed thereon. A plurality of leads 8 and a dam bar 9 (damner) are short-circuited with (2). This is composed of a plurality of the unit lead frame (1 ') as one lead frame strip 100 in order to increase the efficiency of the process.
그러나 상기 종래의 통상적인 리드프레임(1')에 있어서는, 도5a의 A-A선 단면도인 도5c에 도시한 바와 같이, 반도체칩탑재판(2)에 연결되어 있는 퓨즈드리드(3)가 별도의 응력흡수수단의 형성없이 다운셋부(4)만을 가지므로, 다운셋 형성시 잔류응력에 의하여 리드프레임(1')이 변형될 우려가 비교적 높으며, 또한 도5a의 다운셋부(4)의 확대도인 도5b에 도시한 바와 같이, 다운셋부(4)를 한정하는 2개의 절곡 모서리가 퓨즈드리드(3)의 양 변에 직각이 아닌 사선상, 즉 반도체칩탑재판(2)의 변 또는 리드 선단들이 이루는 연장선에 평행하게 형성되므로 직각인 경우에 비하여 절곡 모서리의 길이가 길어지게 되고, 그에 따라 잔류 응력도 커지게 되어 리드프레임(1')의 변형 우려가 있다.However, in the conventional conventional lead frame 1 ', as shown in FIG. 5C, which is a cross-sectional view taken along the line AA of FIG. 5A, the fuse lead 3 connected to the semiconductor chip mounting plate 2 is separate. Since only the downset portion 4 is formed without the formation of the stress absorbing means, there is a high possibility that the lead frame 1 'is deformed due to residual stress during the downset formation, and an enlarged view of the downset portion 4 of FIG. As shown in Fig. 5B, the two bent corners defining the downset portion 4 are not perpendicular to the sides of the fuse lid 3, i.e., diagonally, i.e., the sides or the lead ends of the semiconductor chip mounting plate 2 are formed. Since it is formed parallel to the extension line is formed, the length of the bent edge is longer than the right angle, the residual stress is also increased accordingly there is a fear of deformation of the lead frame (1 ').
따라서, 이러한 종래 유니트 리드프레임(1')들로 이루어지는 종래의 리드프레임 스트립(100)은 다운셋 가공시의 잔류 응력에 의하여 도6에 도시한 바와 같이 길이방향 또는 너비방향으로 휘어지는 현상[길이방향이 휘는 것은 코일처럼 감겨지는 코일셋(Coil Set)현상, 너비방향으로 활처럼 휘어지는 것을 크로스보우(Cross Bow)현상이라 함]이 발생할 우려가 높아지게 된다.Therefore, the conventional lead frame strip 100 composed of such conventional unit lead frames 1 'is bent in the longitudinal direction or the width direction as shown in FIG. 6 due to residual stress during downset processing (length direction). This bending is caused by a coil set phenomenon that is wound like a coil, and a bow that is curved like a bow in the width direction is called a cross bow phenomenon.
이와 같이 리드프레임이 변형되는 현상의 발생은 리드프레임 또는 그 스트립의 편평도 저하로 그 모양이나 패턴의 정밀도를 저하시키게 되므로, 후속하는 반도체패키지 가공 공정의 진행이 곤란하게 되거나 또는 완성된 반도체패키지의 신뢰도가 저하되는 문제가 있었다.The occurrence of the deformation of the lead frame in this way reduces the flatness of the lead frame or its strips, thereby degrading the precision of the shape or pattern, making it difficult to proceed with the subsequent semiconductor package processing process or the reliability of the completed semiconductor package. There was a problem of deterioration.
따라서 상기한 종래의 문제점을 감안하여 안출한 것으로서, 본 발명의 첫번째 목적은 퓨즈드리드의 다운셋의 형성되는 예정부위의 인근에 다양한 형상의 응력흡수수단을 형성시켜서 다운셋부 형성시 잔류 응력을 흡수하게 함으로써, 리드프레임의 변형을 최소화할 수 있도록 하는 반도체패키지용 리드프레임을 제공하는 것이다.Therefore, in view of the above-described conventional problems, the first object of the present invention is to form a stress absorbing means of various shapes in the vicinity of the predetermined portion of the downset of the fuse lead to absorb the residual stress when forming the downset portion By doing so, it is to provide a lead frame for a semiconductor package to minimize the deformation of the lead frame.
본 발명의 두번째 목적은 상기한 본 발명의 첫번째 목적에 의한 다수의 리드프레임으로 이루어지는 리드프레임 스트립의 코일셋 및 크로스보우 현상을 최소화 할 수 있도록 하는데 있다.A second object of the present invention is to minimize the coil set and crossbow phenomenon of the lead frame strip consisting of a plurality of lead frames according to the first object of the present invention described above.
본 발명의 세번째 목적은 퓨즈드리드의 다운셋부 인근에 형성된 응력흡수수단의 일부분에 그라운드본딩을 위한 은도금 영역을 형성시킴으로써 프라스틱 봉지부를 형성하는 몰딩수지와의 결합력이 열등한 은도금 면적의 퓨즈드리드 전체 면적에 대한 상대적 비율을 최소화하여 몰딩수지와 리드프레임 사이의 결합력을 보다 향상시킬 수 있도록 한 반도체패키지용 리드프레임을 제공하는 것이다.The third object of the present invention is to form a silver-plated area for ground bonding in a portion of the stress absorbing means formed near the downset of the fuse lead, so that the total area of the fuse lead of the silver plated area having an inferior bonding force with the molding resin forming the plastic encapsulation part is formed. It is to provide a lead frame for a semiconductor package to minimize the relative ratio of the resin to improve the bonding force between the molding resin and the lead frame.
본 발명의 네번째 목적은 퓨즈드리드의 다운셋부를 한정하는 2개의 절곡 모서리가 최단 길이를 갖도록 퓨즈드리드의 양 변에 직각인 너비 방향으로 형성되어 다운셋에 의한 잔류 응력을 감소시킨 반도체패키지용 리드프레임을 제공하는 것이다.The fourth object of the present invention is for a semiconductor package formed in the width direction perpendicular to both sides of the fuse lead so that the two bent corners defining the downset portion of the fuse lead has the shortest length to reduce the residual stress caused by the downset To provide a lead frame.
제1a도는 퓨즈드리드에 형성된 다운셋부의 전후방에 다양한 형상의 응력흡수수단을 구비한 본 발명의 바람직한 일 구체예에 따른 반도체패키지용 리드프레임의 평면도.1a is a plan view of a lead frame for a semiconductor package according to a preferred embodiment of the present invention having stress absorbing means of various shapes in front and rear of the downset portion formed in the fuse lead.
제1b도는 제1a도의 다운셋부 확대도.FIG. 1B is an enlarged view of the downset portion of FIG. 1A. FIG.
제2a~2e도는 각각 퓨즈드리드에 형성된 다운셋부의 전방에 일정한 형상의 응력흡수수단을 구비한 본 발명의 바람직한 구체예에 따른 반도체패키지용 리드프레임의 평면도.2a to 2e is a plan view of a lead frame for a semiconductor package according to a preferred embodiment of the present invention having a stress absorbing means of a predetermined shape in front of the downset portion formed in each of the fuse lead.
제3a~3d도는 각각 퓨즈드리드에 형성된 다운셋부의 전방에 일정한 형상의 응력흡수수단을 구비한 본 발명의 바람직한 구체예에 따른 반도체패키지용 리드프레임의 평면도.3A to 3D are plan views of a lead package for a semiconductor package according to a preferred embodiment of the present invention, each having a stress absorbing means having a predetermined shape in front of the downset portion formed in the fuse lead.
제4도는 제2c도의 리드프레임상에 실장된 반도체칩의 본드패드와 퓨즈드리드의 응력흡수수단에 형성된 그라운드본딩영역을 와이어로 전기적으로 접속시킨 상태를 예시하는 예시도.FIG. 4 is an exemplary diagram illustrating a state in which a bond pad of a semiconductor chip mounted on the lead frame of FIG. 2C and a ground bonding region formed on the stress absorbing means of the fuse lead are electrically connected by wires.
제5a도는 퓨즈드리드를 갖는 다수의 종래 유니트 리드프레임으로 구성되는 종래의 리드프레임 스트립의 개략 평면도.5A is a schematic plan view of a conventional leadframe strip consisting of a plurality of conventional unit leadframes with fuseridors.
제5b도는 제5a도의 다운셋부 확대도.FIG. 5B is an enlarged view of the downset portion of FIG. 5A. FIG.
제5c도는 제5a도의 A-A선 단면도.FIG. 5C is a cross-sectional view taken along the line A-A of FIG. 5A.
제6도는 퓨즈드리드에 다운셋부 형성시 기계적 응력에 의한 종래의 리드프레임 스트립에 있어서의 변형을 설명하는 예시도.6 is an exemplary view illustrating deformation in a conventional leadframe strip due to mechanical stress when the downset portion is formed in the fuse lead.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 1A~1I : 리드프레임 2 : 반도체칩탑재판1, 1A ~ 1I: Lead frame 2: Semiconductor chip mounting board
3 : 퓨즈드리드 4 : 다운셋부3: fuse lead 4: downset part
5 : 응력흡수수단 6 : 세공(細孔)5: stress absorbing means 6: pore
7 : 그라운드본딩영역 8 : 리드7: ground bonding area 8: lead
9 : 댐바(Dambar) 10 : 반도체칩9: Dambar 10: Semiconductor Chip
11 : 본드패드 20 : 와이어11: bond pad 20: wire
100 : 다수의 종래 유니트프레임으로 구성되는 리드프레임 스트립100: lead frame strip composed of multiple conventional unit frames
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도1a는 본 발명의 바람직한 일구체예에 따른 반도체패키지용 리드프레임(1)의 평면도로서, 퓨즈드리드(3)에 형성된 다운셋부(4) 인근에 다양한 형상의 응력흡수수단(5)을 형성시킨 것을 예시한 것이다.FIG. 1A is a plan view of a lead package 1 for a semiconductor package according to an exemplary embodiment of the present invention, in which stress absorbing means 5 having various shapes are formed in the vicinity of the downset portion 4 formed in the fuse lid 3. It is an example of what was made.
설명부호 "2"는 반도체칩탑재판, "8"은 리드, "9"는 댐바, "10"은 반도체칩, "SR"은 댐바(9)의 외측에 인접한 위치에 형성되며 리드(8)와 퓨즈드리드(3)를 일체로 연결 지지하고 반도체패키지 제조를 위한 플라스틱 수지 몰딩 후에는 댐바(9)와 함께 절단 제거되는 사이드레일이다.Reference numeral "2" is a semiconductor chip mounting plate, "8" is a lead, "9" is a dam bar, "10" is a semiconductor chip, "SR" is formed in a position adjacent to the outside of the dam bar (9) The fuse rail 3 is integrally supported, and after the plastic resin molding for manufacturing a semiconductor package, the side rail is cut and removed together with the dam bar 9.
상기 퓨즈드리드(3)는 반도체칩탑재판(2)과 사이드레일(SR)에 일체로 연결되며, 반도체칩탑재판(2)을 사이드레일(SR)에 지지하는 기능을 하고, 반도체패키지 제조 후에 있어서는 반도체칩(10) 작동시 발생되는 열을 외부로 효율적으로 방출시키는 기능 및 그라운드(Ground) 기능을 하게 된다.The fuse lead 3 is integrally connected to the semiconductor chip mounting plate 2 and the side rails SR, and functions to support the semiconductor chip mounting plate 2 on the side rails SR, and manufactures a semiconductor package. Later, the semiconductor chip 10 has a function of efficiently dissipating heat generated when the semiconductor chip 10 is operated to the outside and a ground function.
상기 퓨즈드리드(3)에는 2개의 절곡 모서리에 의해 한정되는 다운셋부(4)가 형성되며, 이에 의해 반도체칩탑재판(2)은 리드(8) 및 사이드레일(SR) 하부의 다른 평면상에 놓이게 되고, 반도체패키지 제조를 위한 반도체칩(10) 실장시 반도체패키지의 경박화에 기여하게 된다.The fuse lead 3 is formed with a downset portion 4 defined by two bent edges, whereby the semiconductor chip mounting plate 2 is formed on another plane under the lead 8 and the side rail SR. When the semiconductor chip 10 is mounted for manufacturing the semiconductor package, the semiconductor package contributes to the thinning of the semiconductor package.
본 발명의 일 구체예에 따른 퓨즈드리드(3)에는 다운셋부(4)의 인근에 형성되는 응력흡수수단(5)은 다운셋부(4)의 전방 또는 후방[즉, 다운셋부(4)와 반도체칩탑재판(2) 사이 또는 다운셋부(4)와 댐바(9) 사이]의 어느 곳이라도 위치될 수 있으며, 그 위치 선택은 리드프레임(1)의 디자인에 종속적이다.In the fuse lead 3 according to an embodiment of the present invention, the stress absorbing means 5 formed in the vicinity of the downset portion 4 is formed in front of or behind the downset portion 4 (ie, the downset portion 4 and Anywhere between the semiconductor chip mounting plate 2 or between the downset portion 4 and the dam bar 9, the position selection of which is dependent on the design of the leadframe 1.
상기 응력흡수수단(5)은 퓨즈드리드(3)와 동일 평면상에 이와 일체로 형성된다. 이러한 응력흡수수단(5)의 형상은 "V"자상, "U"자상, 또는 세공(6)이 형성된 정방형, 장방형, 타원형, 또는 마름모형 중의 어느 하나만으로 형성될 수도 있으나, 본 발명에 따른 리드프레임(1)의 경우에 있어서는 상기한 다양한 형상들이 복합적으로 선택 형성되며, 본 발명에 있어서 이러한 선택은 임의적이다.The stress absorbing means 5 is integrally formed on the same plane as the fuse lead 3. The shape of the stress absorbing means 5 may be formed of any one of a "V" shape, a "U" shape, or a square, a rectangle, an ellipse, or a rhombus in which the pores 6 are formed, but according to the present invention. In the case of the frame 1, the above-described various shapes are selected and formed in combination, and in the present invention, such selection is arbitrary.
이와 같이 다양한 형상의 응력흡수수단(5)들을 복합적으로 형성시키는 경우 각각의 퓨즈드리드(3)에 랜덤하게 형성시킬 수도 있으나, 상호 대칭관계에 있는 퓨즈드리드(3)들에는 동일한 형상의 응력흡수수단(5)을 형성시키는 것이 다운셋에 의한 잔류응력을 균일하게 분산시킬 수 있으므로 바람직하다.As described above, in the case of forming the stress absorbing means 5 having various shapes in a complex manner, the fuse absorbers 3 may be randomly formed in the fuse leads 3. It is preferable to form the absorbing means 5 because the residual stress due to the downset can be uniformly dispersed.
또한 이러한 다양한 형상의 응력흡수수단(5)들은 다운셋부의 전방 또는 후방에 선택적으로 형성시킬 수도 있으나 전방과 후방 모두에 위치하도록 적절히 분산 형성시킬 수도 있다.In addition, the stress absorbing means 5 of various shapes may be selectively formed at the front or the rear of the downset part, but may be appropriately distributed and formed to be located at both the front and the rear.
한편 정방형, 장방형, 타원형, 또는 마름모형의 응력흡수수단(5)에 형성되어 있는 세공(6)은 다운셋시에 발생되는 응력을 흡수함에 있어 효과적인 동시에 반도체패키지로 몰딩시 몰딩수지와의 결합력을 강화하게 되는 장점이 있다.On the other hand, the pores 6 formed in the square, rectangular, elliptical, or rhombic stress absorbing means 5 are effective in absorbing the stresses generated during downset, and at the same time, they bond with the molding resin when molding into semiconductor packages. There is an advantage to strengthening.
또한 응력흡수수단(5)의 일부 영역을 은도금하여 그라운드본딩영역(7)을 형성시킬 수 있다. 이러한 그라운딩본딩은 반도체패키지 제조시 실장될 반도체칩(10)의 본드패드(11)와 도전성 향상을 위한 은도금된 그라운드본딩영역(7) 사이를 와이어(20)로 본딩하여 이루어진다[도1a는 편의상 단 하나의 와이어본딩만을 도시하였음]. 이 경우 상기한 바와 같은 형상의 응력흡수수단(5)에 의하여 퓨즈드리드(3)의 전체면적이 증대되는 결과로 되므로 은도금된 그라운드본딩영역(7)의 면적이 일정하다 하더라도 그 상대적인 면적비는 감소하게 된다. 따라서 패키지 제조를 위한 몰딩수지와의 결합력이 열등한 은도금영역의 면적비율이 상대적으로 감소하게 되므로 패키지 제조시 몰딩수지와의 결합력이 향상되는 결과를 가져오게 된다.In addition, the ground bonding region 7 may be formed by silver plating a portion of the stress absorbing means 5. This ground bonding is performed by bonding the wire 20 between the bond pad 11 of the semiconductor chip 10 to be mounted in the manufacture of the semiconductor package and the silver-plated ground bonding region 7 to improve conductivity (FIG. 1A is for convenience). Only one wirebond is shown]. In this case, the overall area of the fuse lid 3 is increased by the stress absorbing means 5 having the shape described above, so that the relative area ratio is reduced even if the area of the silver-plated ground bonding region 7 is constant. Done. Therefore, the area ratio of the silver plating region having a poor bonding strength with the molding resin for the package manufacturing is relatively reduced, resulting in an improvement in the bonding strength with the molding resin during the package manufacturing.
이러한 응력흡수수단(5)에 의해 다운셋 가공시의 잔류응력을 흡수 또는 완화시킴으로써 리드프레임(1) 또는 그 스트립의 만곡 또는 비틀림 현상을 방지할 수 있게 된다.The stress absorbing means 5 absorbs or mitigates the residual stress during downset processing, thereby preventing the lead frame 1 or its strip from bending or twisting.
도1b는 도1a의 다운셋부(4)의 확대도로서, 다운셋부(4)를 한정하는 2개의 절곡모서리가 최단 길이를 갖도록 퓨즈드리드(3)의 양 변에 직각인 너비 방향으로 형성시킬 수도 있음을 나타내고 있으나, 이는 본 발명에 있어서 제한적이지 않으며 선택적이다.FIG. 1B is an enlarged view of the downset portion 4 of FIG. 1A, which is to be formed in the width direction perpendicular to both sides of the fuse lead 3 so that the two bending edges defining the downset portion 4 have the shortest length. It may be, but it is not limited and optional for the present invention.
도1b와 같이 형성시키는 것에 의하여 반도체칩탑재판(2)의 변이나 또는 다수의 리드(8)들의 선단이 이루는 연장선에 평행하게 형성시키는 경우[즉 2개의 절곡 모서리를 퓨즈드리드(3)의 양 변에 비스듬한 경사 방향으로 형성시킨 도5b 참조]에 비하여 다운셋에 의한 잔류응력을 감소시킬 수 있다.In the case of forming as shown in Fig. 1B, when the semiconductor chip mounting plate 2 is formed or parallel to an extension line formed by the ends of the plurality of leads 8 (that is, two bent edges of the fuse lead 3 are formed). Residual stress due to the downset can be reduced as compared with FIG. 5B formed in the oblique oblique directions on both sides.
도2a~도2e는 각각 퓨즈드리드(3)에 형성된 다운셋부(4)의 전방에 일정한 형상의 응력흡수수단(5)을 형성시킨 본 발명의 바람직한 구체예에 따른 반도체패키지용 리드프레임(1A~1E)의 평면도로서, 그 기본 구성은 응력흡수수단(5)의 형상 및 위치상의 차이를 제외하고는 도1a에 도시한 반도체패키지용 리드프레임(1)과 실질상 동일하므로 그 차이점에 대해서만 간략히 설명하기로 한다.2A to 2E show a lead package 1A for a semiconductor package according to a preferred embodiment of the present invention in which stress absorbing means 5 having a predetermined shape are formed in front of the downset portion 4 formed in the fuse lid 3, respectively. 1E), the basic configuration of which is substantially the same as the semiconductor package lead frame 1 shown in FIG. 1A except for the difference in shape and position of the stress absorbing means 5, so that only the differences are briefly described. Let's explain.
도2a~도2e에 도시한 반도체패키지용 리드프레임(1A~1E)에 있어서의 퓨즈드리드(3)에 형성되는 응력흡수수단(5)의 형상은 각각 "V"자상(도2a), "U"자상(도2b), 세공(6)이 형성된 정방형(도2c), 세공(6)이 형성된 마름모형(도2d), 퓨즈드리드(3)의 너비를 감소시킨 세장형의 단일 형상(도2e)으로 구성되며, 응력흡수수단(5)의 위치는 다운셋부(4)의 전방, 즉 반도체칩탑재판(2)과 다운셋부(4)의 사이이다. 그 외의 사항에 대해서는 도1a에서 설명한 바와 기본적으로 동일하다.The shapes of the stress absorbing means 5 formed in the fuse lead 3 in the lead frames 1A to 1E for semiconductor packages shown in Figs. 2A to 2E are "V" magnetic shapes (Fig. 2A), " U " shape (FIG. 2B), square with pores 6 (FIG. 2C), rhombus with pores 6 (FIG. 2D), and elongate single shape with reduced width of fuse lead 3 ( 2e), the position of the stress absorbing means 5 is in front of the downset portion 4, i.e., between the semiconductor chip mounting plate 2 and the downset portion 4. As shown in FIG. Other matters are basically the same as those described with reference to FIG. 1A.
도3a~도3b는 각각 퓨즈드리드(3)에 형성된 다운셋부(4)의 후방에 일정한 형상의 응력흡수수단(5)을 형성시킨 본 발명의 바람직한 구체예에 따른 반도체패키지용 리드프레임(1F~1I)의 평면도로서, 그 기본 구성은 응력흡수수단(5)의 형상 및 위치상의 차이를 제외하고는 도1a에 도시한 반도체패키지용 리드프레임(1)과 실질상 동일하므로 그 차이점에 대해서만 간략히 설명하기로 한다.3A to 3B show a lead package 1F for a semiconductor package according to a preferred embodiment of the present invention in which a stress absorbing means 5 having a predetermined shape is formed behind the downset portion 4 formed in the fuse lid 3, respectively. 1I), the basic configuration is substantially the same as the semiconductor package lead frame 1 shown in FIG. 1A except for the difference in shape and position of the stress absorbing means 5, so that only the differences are briefly described. Let's explain.
도3a~ 도3d에 도시한 반도체패키지용 리드프레임(1F~1I)에 있어서의 퓨즈드리드(3)에 형성되는 응력흡수수단(5)의 형상은 각각 "V"자상(도3a), "U"자상(도3b), 세공(6)이 형성된 정방형(도3c), 세공(6)이 형성된 마름모형의 단일 형상만(도3d)으로 구성되며, 응력흡수수단(5)의 위치는 다운셋부(4)의 후방, 즉 다운셋부(4)와 댐바(9) 사이이다. 그 외의 사항에 대해서는 도1a에서 설명한 바와 기본적으로 동일하다.The shapes of the stress absorbing means 5 formed in the fuse lead 3 in the lead frames 1F to 1I for semiconductor packages shown in Figs. 3A to 3D are "V" magnetic shapes (Fig. 3A), " The U " shape (Fig. 3b), the square with the pores 6 (Fig. 3c), and the single shape of the rhombus with the pores 6 are formed (Fig. 3d). The position of the stress absorbing means 5 is down. It is behind the set part 4, that is, between the downset part 4 and the dam bar 9. Other matters are basically the same as those described with reference to FIG. 1A.
도4는 도2c의 반도체패키지용 리드프레임(1c) 상에 실장된 반도체칩(10)의 본드패드(11)와 리드(3)의 응력흡수수단(5)에 형성된 그라운드본딩영역(7)을 와이어(20)로 전기적으로 접속시킨 상태를 예시한 예시도로서, 응력흡수수단(5)의 일부영역을 도전성 향상을 위하여 은도금하여 그라운드본딩영역(7)을 형성시키고, 반도체칩(10)의 본드패드(11)와 그라운드본딩영역(7) 사이를 와이어(20)로 본딩하여 이루어진다[도면상에는 퓨즈드리드(3)와의 그라운드본딩만을 도시하였음].4 shows a ground bonding region 7 formed in the bond pad 11 of the semiconductor chip 10 mounted on the lead frame 1c for semiconductor package of FIG. 2C and the stress absorbing means 5 of the lead 3. As an exemplary view illustrating a state in which the wires 20 are electrically connected, a portion of the stress absorbing means 5 is silver plated to improve conductivity, thereby forming the ground bonding region 7 and bonding the semiconductor chip 10. This is achieved by bonding a wire 20 between the pad 11 and the ground bonding region 7 (only the ground bonding with the fuse lead 3 is shown in the drawing).
이러한 그라운드본딩시 은도금 영역의 최소화로 패키지 제조시 몰딩수지와의 결합력이 향상되는 결과를 가져오게 됨은 도1a에 대한 설명에서 이미 언급한 바와 동일하며, 응력흡수수단(5)에 형성된 그라운드본딩영역(7)에 대한 그라운드본딩시에는 본딩되는 와이어(20)의 본딩 각도가 반도체칩탑재판(2) 상에 본딩하는 경우의 와이어본딩 각도에 비하여 낮아지게 되므로 본딩된 와이어(20)가 제조공정상의 충격이나 몰딩시의 수지유입압에 의하여 단락될 우려가 적어지게 되는 이점이 있다.Minimization of the silver plating area during the ground bonding resulted in the improvement of the bonding force with the molding resin during the manufacture of the package is the same as already mentioned in the description of Figure 1a, the ground bonding region formed in the stress absorbing means ( In the case of the ground bonding with respect to 7), the bonding angle of the wire 20 to be bonded is lower than the wire bonding angle in the case of bonding on the semiconductor chip mounting plate 2, so that the bonded wire 20 is impacted in the manufacturing process. However, there is an advantage in that there is less risk of short circuit due to the resin inlet pressure during molding.
이러한 그라운드 본딩 양상은 본 발명에 따른 반도체패키지용 리드프레임 모두에 대하여 적용될 수 있음은 물론이다.This ground bonding aspect can be applied to all of the lead frame for a semiconductor package according to the present invention.
또한 도면상에 도시하지는 않았으나 본 발명에 따른 반도체패키지용 리드프레임 다수를 일렬로 연결하여 리드프레임 스트립을 구성하는 것에 의하여 코일셋 현상 및 크로스보우 현상을 최소화할 수 있으므로 반도체패키지 제조공정의 원활화 및 최종 제품의 신뢰성을 향상시킬 수 있다.In addition, although not shown in the drawings, a plurality of lead frames for semiconductor packages according to the present invention may be connected in a row to form a lead frame strip, thereby minimizing a coil set phenomenon and a crossbow phenomenon, thereby facilitating and finalizing a semiconductor package manufacturing process. Product reliability can be improved.
이상 설명한 바와 같이 본 발명의 반도체패키지용 리드프레임은 퓨즈드리드에 다양한 형상의 응력흡수수단을 형성시키는 것에 의하여, 다운셋에 의하여 발생되는 잔류응력을 균일하게 흡수 분산시킴으로써 리드프레임의 변형 및 리드프레임 스트립의 코일셋 또는 크로스보우현상을 최소화할 수 있도록 함과 동시에, 반도체칩탑재판으로부터 이격된 위치에 존재하는 응력흡수수단의 일부 영역에 그라운드본딩영역을 형성하고 와이어본딩시키는 것에 의하여 몰딩수지와의 결합력을 향상시킴과 아울러 와이어본딩 강도를 향상시킬 수 있는 효과가 있다.As described above, the lead frame for semiconductor package according to the present invention deforms and leads the lead frame by uniformly absorbing and dispersing residual stress generated by the downset by forming stress absorbing means having various shapes in the fuse lead. It is possible to minimize the coil set or the crossbow phenomenon of the strip and to form a ground bonding region and wire bonding in some regions of the stress absorbing means existing at a position spaced apart from the semiconductor chip mounting plate. In addition to improving the bonding force has the effect of improving the wire bonding strength.
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