KR100190086B1 - Method of forming pattern in semiconductor devices - Google Patents
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Abstract
반도체 장치의 패턴 형성 과정에서 마스크 패턴의 프로파일(Profile) 변형하여 후속되는 공정에서 낫칭(Notching)에 의하여 패턴이 줄어들거나 단락되는 것을 방지할 수 있는 방법이 개시되어 있다. 패턴 형성을 위한 노광 공정에서 반사광에 영향을 가장 심하게 받는 단차가 있고 굴곡이 심한 영역에 포토레지스트 패턴의 폭을 원래 패턴의 폭보다 넓게 함으로써 넓어진 패턴의 폭만큼 낫칭(Notching)에 의한 패턴의 변형을 식각 공정에서 상쇄시킬 수 있다. 또한 노광시, 반사광에 영향이 심한 단차가 있고 굴곡이 심한 영역에 더미(Dummy) 패턴을 추가함으로써 상술한 효과를 달성할 수 있다. 본 발명은 게이트 전극을 형성하는 공정이나, 금속 공정 있어서 패턴의 임계 치수에 의한 불량을 방지할 뿐만 아니라 미세한 패턴의 형성이 요구되는 고집적 회로에서 낫칭에 의한 패턴의 변형을 방지하여 신뢰도를 향상시킬 수 있다.Disclosed is a method in which a profile of a mask pattern is deformed in the process of forming a semiconductor device, thereby preventing the pattern from being shortened or shorted by notching in a subsequent process. In the exposure process for pattern formation, the deformation of the pattern due to notching by the width of the widened pattern is made by making the width of the photoresist pattern wider than the width of the original pattern in the region where the reflected light is most affected by the reflected light. It can be offset in the etching process. In addition, in the exposure, the above-described effect can be achieved by adding a dummy pattern to a region having a high level of influence on the reflected light and having a high curvature. The present invention can improve the reliability by preventing the deformation of the pattern by hardening in a highly integrated circuit that requires the formation of a fine pattern as well as preventing defects due to the critical dimension of the pattern in the process of forming a gate electrode or a metal process. have.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 미세 패턴 공정에 있어서 낫칭(Notching; 빛의 반사로 인한 패턴이 변형되는 것)을 개선하기 위한 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a semiconductor device and a method of manufacturing the same for improving notching in a fine pattern process.
일반적으로 반도체 장치의 제조 과정에서 필요로 하는 각종 포토레지스트 패턴은 포토리소그래피(photolithography) 기술에 의하여 형성된다는 것은 널리 알려져 있다. 상기 포토리소그래피 기술에 의하면, 반도체 웨이퍼 상의 절연막이나 도전막 등 패턴을 형성하여야 할 막 위에 X선이나 레이저, 자외선 등과 같은 광선의 조사에 의해 용해도가 변화하는 포토레지스트막 형성하고, 이 포토레지스트막의 소정 부위만을 투과하는 마스크를 이용하여 상기 포토레지스트막을 노광 시킨 후, 현상액에 대하여 용해도가 큰 부분을 제거하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 형성하여야 할 막의 노출된 부분을 식각하여 배선이나 전극 등 각종 패턴을 형성한다. 그런데 반도체 장치가 고집적화 됨에 따라 배선이나 전극을 형성하기 위한 포토레지스트 패턴이 미세화되어 기존의 투과형 마스크를 사용하는 데는 많은 어려움이 있다.In general, it is widely known that various photoresist patterns required in the manufacture of semiconductor devices are formed by photolithography techniques. According to the photolithography technique, a photoresist film whose solubility is changed by X-rays, lasers, ultraviolet rays or the like is formed on a film on which a pattern such as an insulating film or a conductive film on a semiconductor wafer is to be formed. After exposing the photoresist film using a mask that transmits only a portion, a portion having high solubility with respect to a developer is removed to form a photoresist pattern, and an exposed portion of the film to be formed by forming the photoresist pattern as a mask is etched. Various patterns, such as wiring and an electrode, are formed. However, as semiconductor devices are highly integrated, photoresist patterns for forming wirings and electrodes are miniaturized, and thus there are many difficulties in using a conventional transmissive mask.
최근 반도체 소자의 집적도가 증가함에 따라 미세 패턴의 필요성이 점차 증대되고 있는 실정이다. 하지만 집적도의 증가에 따라 필연적으로 수반되는 단차에 의한 기판 표면의 요철 문제는 패턴 형성 공정에 있어서 낫칭(Notching) 문제를 야기하여 수율 및 신뢰도를 저하하는 요인이 되고 있다.Recently, as the degree of integration of semiconductor devices increases, the necessity of fine patterns is gradually increasing. However, the unevenness of the surface of the substrate due to the step, which is inevitably accompanied by the increase in the degree of integration, causes a notching problem in the pattern forming process, which causes a decrease in yield and reliability.
도 1 내지 도 4는 종래의 기술에 의한 게이트 패턴 형성 공정이다.1 to 4 illustrate a gate pattern forming process according to the related art.
도 1을 참조하면, 반도체 기판(100) 상에 통상의 방법에 의하여 게이트 산화막(102)과, 활성 영역과 비활성 영역을 구분하기 위한 필드 산화막(104)과, 게이트 전극으로서의 도전 물질인 폴리실리콘막(106)을 순차적으로 형성했을 때의 단면도이다.Referring to FIG. 1, a gate oxide film 102, a field oxide film 104 for distinguishing an active region from an inactive region, and a polysilicon film as a conductive material as a gate electrode are formed on a semiconductor substrate 100 by a conventional method. It is sectional drawing when 106 is formed sequentially.
도 2를 참조하면, 상기 폴리실리콘막(106)을 식각하여 게이트 전극을 형성하기 위한 포토레지스트(108)를 폴리실리콘막(106)의 상부에 도포한다.Referring to FIG. 2, a photoresist 108 for forming a gate electrode by etching the polysilicon layer 106 is coated on the polysilicon layer 106.
도 3을 참조하면, 상기의 포토레지스트(108)를 자외선이나, 깊은 자외선(Deep Ultraviolet)을 노출 광원으로 노광 공정을 진행한다. 이때, 활성 영역과 비활성 영역의 경계면의 필드 산화막(104)에 단차가 형성된 굴절형 영역(110)에서 빛의 반사에 의한 반사광(112)이 발생하여 포토레지스트막의 패턴이 좁아지는 경향이 있다. 또한 노출되지 않은 포토레지스트막도 약간은 현상액에 녹기 때문에 패턴은 더욱 줄어든다. 결국 포토레지스트막의 패턴(120)은 마스크의 패턴보다 좁아지게 된다.Referring to FIG. 3, the photoresist 108 is exposed to ultraviolet light or deep ultraviolet light using an exposure light source. At this time, in the refractive region 110 in which the step is formed in the field oxide film 104 at the interface between the active area and the inactive area, the reflected light 112 is generated due to the reflection of light, and thus the pattern of the photoresist film tends to be narrowed. The unexposed photoresist film also slightly melts in the developer, so the pattern is further reduced. As a result, the pattern 120 of the photoresist film is narrower than the pattern of the mask.
도 4를 참조하면, 상기의 포토레지스트막(108)을 현상(Development)하여 다중화가 안된 부분의 포토레지스트를 제거하여 게이트 전극 형성을 위한 포토레지스트 패턴(120) 완성했을 때의 평면도를 보여준다. 여기서 참조 번호 104는 비활성 영역을 나타내며, 124는 소자가 형성되는 활성 영역을, 활성 영역(124)을 가로질러 가는 패턴은 게이트 전극 형성을 위한 포토레지스트 패턴(120)을 나타낸다. 이때, 게이트 전극 형성을 위한 포토레지스트 패턴(120)의 폭은 필드산화막(104)으로 의한 단차로 인하여자형 혹은 굴절형 영역에서는, 노광 공정을 진행하면서 도 4의 화살표 방향으로 빛의 반사에 의한 반사광(112)이 발생하기 때문에 브이(V)자형의 움푹 파인 영역(122)이 발생하게 된다. 즉, 낫칭(Notching) 현상이 발생한다.Referring to FIG. 4, a plan view of the photoresist layer 108 is developed to remove photoresist portions that are not multiplexed to complete the photoresist pattern 120 for forming a gate electrode. Here, reference numeral 104 denotes an inactive region, 124 denotes an active region in which the device is formed, and a pattern crossing the active region 124 denotes the photoresist pattern 120 for forming a gate electrode. In this case, the width of the photoresist pattern 120 for forming the gate electrode is due to the step by the field oxide film 104. In the shaped or refracted region, the reflected light 112 is generated by the reflection of light in the direction of the arrow in FIG. 4 while the exposure process is performed, and thus the V-shaped recessed region 122 is generated. That is, a notching phenomenon occurs.
이러한 낫칭(Notching) 현상은 게이트 패턴을 형성하는 공정 외에도 금속 배선 공정에서도 동일한 메커니즘(Mechanism)으로 발생되고 있다.This notching phenomenon is caused by the same mechanism (Mechanism) in the metal wiring process in addition to the process of forming the gate pattern.
최근에는 이러한 낫칭(Notching)을 감소시키기 위하여 반사 방지막(ARL: Anti-Reflecting Layer)을 사용하였다. 그러나 반사 방지막을 사용하더라도 단차가 심한 영역에서는 반사광을 완전히 제거하기 어려웠으며, 특히 패턴의 폭이 미세하고 단차로 인한 굴곡이 심한 영역에서는 빛의 반사에 의한 낫칭(Notching)현상에 의해 패턴 폭의 감소나 패턴이 끊어지는 문제가 계속 발생했다. 이러한 문제점은 트랜지스터의 게이트 패턴 형성 공정에서 쉽게 발견할 수 있으며 신뢰도의 관점에서 조명했을 때, 심각한 문제 중에 하나이다.Recently, an anti-reflective layer (ARL) has been used to reduce such notching. However, even when the anti-reflection film was used, it was difficult to completely remove the reflected light in the region where the step was severe. In particular, in the region where the pattern was minute and the curve was severe due to the step, the pattern width was reduced by notching due to the reflection of light. I had a problem that the pattern was broken. This problem is easily found in the gate pattern forming process of the transistor and is one of serious problems when illuminated in terms of reliability.
본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 게이트 패턴 형성 공정과 금속 배선 공정에 있어서, 낫칭(Notching)에 의해 패턴이 가늘어지는 것과, 패턴이 단락되는 문제점을 해결할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device manufacturing method capable of solving a problem of thinning a pattern by notching and shorting the pattern in a gate pattern forming process and a metal wiring process of a transistor. have.
도 1 내지 도 4는 종래 기술에 의한 게이트 패턴 형성 방법을 설명한 도면들이다.1 to 4 are diagrams illustrating a gate pattern forming method according to the prior art.
도 5 내지 도 6은 게이트 패턴 형성 공정에서 본 발명에 의한 실시예를 설명하기 위한 도면들이다.5 to 6 are views for explaining an embodiment according to the present invention in the gate pattern forming process.
도 7 내지 도 8은 금속 배선 공정에서 본 발명에 의한 실시예를 설명하기 위한 도면들이다.7 to 8 are views for explaining an embodiment according to the present invention in a metal wiring process.
도 9 내지 도 10은 금속 배선 공정에서 본 발명에 의한 다른 실시예를 설명하기 위한 도면들이다.9 to 10 are views for explaining another embodiment according to the present invention in a metal wiring process.
상기 기술적 과제를 달성하기 위하여 본 발명에 의한 게이트 패턴 형성 방법은, 반도체 기판 상에 활성 영역과 비활성 영역을 구분하는 필드 산화막을 형성하는 단계와, 상기 활성 영역에 게이트 산화막을 형성하는 단계와, 상기의 결과물 전면에 게이트 전극용 도전막을 형성하는 단계와, 상기 결과물 전면에 포토레지스트를 도포하는 단계와, 상기 포토레지스트막을 노광 및 현상하여 상기 기판에 형성된 단차에 의한 빛의 굴절로 낫칭이 발생하는 영역에서 포토레지스트의 패턴의 폭을 넓게 하는 단계와, 상기 포토레지스트 패턴을 마스크로 하부의 게이트 전극용 도전막을 식각하는 단계로 이루어진 것을 특징으로 하는 게이트 패턴 형성 방법을 제공한다.In order to achieve the above technical problem, a method of forming a gate pattern according to the present invention may include forming a field oxide layer on a semiconductor substrate, the field oxide layer separating active and inactive regions, forming a gate oxide layer on the active region, and Forming a conductive film for a gate electrode on the entire surface of the resultant; applying a photoresist on the entire surface of the resultant; exposing and developing the photoresist layer; The method provides a gate pattern forming method comprising widening a width of a pattern of a photoresist, and etching a lower conductive film for a gate electrode using the photoresist pattern as a mask.
바람직하게는, 상기 단차에 의한 빛의 굴절로 낫칭이 발생하는 영역은 활성 영역과 비활성 영역의 경계면을 의미한다.Preferably, the region where the hardening occurs due to the refraction of the light due to the step means a boundary between the active region and the inactive region.
상기 기술적 과제를 달성하기 위하여 본 발명에 의한 금속 배선 공정에서의 패턴 형성 방법은, 반도체 기판 상에 트랜지스터를 포함하는 하부구조를 형성하는 단계와, 상기 결과물 전면에 절연막 또는 유전막의 역할을 하는 산화막을 형성하는 단계와, 상기 산화막 상에 도전막을 형성하는 단계와, 상기 도전막 상에 포토레지스트막을 형성하는 단계와,상기 포토레지스트막을 노광 및 현상하여 상기 기판에 형성된 단차에 의한 빛의 굴절로 낫칭이 발생하는 영역에서 포토레지스트의 패턴 폭을 넓게 하는 단계와, 상기 포토레지스트 패턴을 마스크로 하부의 도전막을 식각하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법을 제공한다.In order to achieve the above technical problem, a pattern forming method in a metal wiring process according to the present invention includes forming a substructure including a transistor on a semiconductor substrate, and forming an oxide film serving as an insulating film or a dielectric film over the entire surface of the resultant. Forming, forming a conductive film on the oxide film, forming a photoresist film on the conductive film, and exposing and developing the photoresist film to refraction of light due to the step difference formed in the substrate. A method of forming a pattern in a semiconductor device is provided, comprising: widening a pattern width of a photoresist in a generated region, and etching a lower conductive film using the photoresist pattern as a mask.
바람직하게는, 상기 도전막은 알루미늄 또는 알루미늄 합금으로 형성된다.Preferably, the conductive film is formed of aluminum or aluminum alloy.
바람직하게는, 상기 단차에 의한 빛의 굴절로 낫칭이 발생하는 영역은 빛의 반사를 증폭하는 부위로자형 혹은 굴절형 영역을 의미한다.Preferably, the area where the hardening occurs due to the refraction of the light due to the step is a site for amplifying the reflection of the light. It means a magnetic or refractive region.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에 의한 패턴 형성 방법은, 반도체 기판 상에 트랜지스터를 포함하여 하부구조를 형성하는 단계와, 상기 결과물 전면에 절연막 또는 유전막의 역할을 하는 산화막을 형성하는 단계와,상기 산화막 상에 도전막을 형성하는 단계와, 상기 도전막 상에 포토레지스트막을 형성하는 단계와, 상기 포토레지스트막을 노광 및 현상하여 단차에 의한 빛의 굴절로 반사광이 발생하는 영역에 더미(Dummy) 패턴을 추가하는 단계와, 상기 포토레지스트 패턴을 마스크로 하부의 도전막을 식각하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법을 제공한다.According to another aspect of the present invention, there is provided a method of forming a pattern, including forming a substructure including a transistor on a semiconductor substrate, and forming an oxide film serving as an insulating film or a dielectric film on the entire surface of the resultant. Forming a conductive film on the oxide film, forming a photoresist film on the conductive film, exposing and developing the photoresist film, and a dummy in a region where reflected light is generated by refraction of light due to a step difference. A method of forming a pattern of a semiconductor device, comprising: adding a pattern; and etching a lower conductive layer using the photoresist pattern as a mask.
바람직하게는, 상기 도전막은 알루미늄 또는 알루미늄 합금으로 이루어진다.Preferably, the conductive film is made of aluminum or aluminum alloy.
바람직하게는, 상기 단차에 의한 빛의 굴절로 반사광이 발생하는 영역은 빛의 반사를 증폭하는 부위로자형 혹은 굴절형 영역을 의미한다.Preferably, the area where the reflected light is generated by the refraction of the light due to the step is a site for amplifying the reflection of the light It means a magnetic or refractive region.
상술한 본 발명에 의하면 낫칭(Notching)의 영향을 받지 않는 반도체 장치의According to the present invention described above of the semiconductor device is not affected by notching
미세 패턴 형성을 할 수 있다.Fine pattern formation can be performed.
이하, 본 발명의 바람직한 실시예들에 대하여 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
실시예 1Example 1
도 5 내지 도 6은 본 발명에 의한 패턴 형성 방법을 게이트 전극의 패턴 형성 공정에서 적용한 실시예를 설명하기 위한 도면들이다.5 to 6 are views for explaining an embodiment in which the pattern forming method according to the present invention is applied in a pattern forming process of a gate electrode.
도 5를 참조하면, 반도체 기판상에 통상의 방법에 의하여 반도체 기판(100) 상에 게이트 산화막(102)과, 활성 영역과 비활성 영역을 분리하는 필드 산화막(104)과, 게이트 전극으로서의 도전 물질인 폴리실리콘막(106)을 형성하고, 상기의 폴리실리콘막(106) 상에 게이트 전극을 형성하기 위하여 포토레지스트막(108)을 도포한 후, 노광 공정을 진행하여 마스크 상의 패턴을 상부의 포토레지스트막(108)으로 옮겨서 현상(Development) 공정을 진행하여 포토레지스트 패턴(120,128)을 완성했을 때의 단면도이다. 여기서 원래의 게이트 전극 형성을 위한 포토레지스트 패턴(120)은 종래의 기술에서 설명한 바와 같이 활성 영역과 비활성 영역의 경계면에서 필드산화막(104)에 의해 형성된 단차에 의해 노광 공정시에 반사광의 영향에 의한 낫칭(Notching) 문제를 보이게 된다. 상기의 포토레지스트 패턴(120) 양측면에 추가된 포토레지스트 패턴(128)은 낫칭(Notching) 문제를 해결하기 위하여 단차가 형성된 활성 영역과 비활성 영역의 경계면에서 패턴의 폭을 더욱 넓게 한 본 발명에 의한 변형된 포토레지스트 패턴(128)이다. 상기 변형된 포토레지스트 패턴(128)에 대한 이해를 돕기 위하여 평면도를 통하여 도8에서 설명하기로 한다.Referring to FIG. 5, the gate oxide film 102, the field oxide film 104 separating the active region and the inactive region, and a conductive material as the gate electrode are formed on the semiconductor substrate 100 by a conventional method on the semiconductor substrate. After forming the polysilicon film 106 and applying the photoresist film 108 to form the gate electrode on the polysilicon film 106, an exposure process is performed to form a pattern on the mask on top of the photoresist. It is sectional drawing when it moved to the film 108, the development process was performed, and the photoresist patterns 120 and 128 were completed. Here, the photoresist pattern 120 for forming the original gate electrode is formed by the influence of the reflected light during the exposure process due to the step formed by the field oxide film 104 at the interface between the active region and the inactive region, as described in the related art. It shows a notching problem. The photoresist pattern 128 added to both sides of the photoresist pattern 120 has a wider pattern at the interface between the active and inactive regions where the step is formed to solve the notching problem. Deformed photoresist pattern 128. In order to help the understanding of the modified photoresist pattern 128 will be described in Figure 8 through a plan view.
도 6을 참조하면, 도 5를 진행했을 때의 평면도를 나타낸다. 종래의 기술에서 설명한 낫칭(Notching) 현상은 본 도면에서는 설명을 명확히 하기 위하여 생략하였다. 여기서 참조 번호 130은 노광 공정에서 반사광이 심하게 발생하는자형 영역을 가르키며, 128은 낫칭(Notching) 현상을 방지하기 위하여 활성 영역과 비활성 영역의 경계면에서 패턴의 폭을 넓게 한 변형된 포토레지스트 패턴을 나타낸다. 그리고 참조 번호 124는 활성 영역을, 104는 필드산화막이 있는 비활성 영역을, 120은 원래의 게이트 전극 형성을 위한 포토레지스트 패턴을 나타낸다. 여기서 변형된 포토레지스트 패턴(128)이 추가됨으로 인하여 노광 공정시, 반사광이 심하게 발생하는자형 영역(130)에서 반사광(112)이 발생하여 낫칭(Notching)현상을 유발하더라도 넓어진 폭만큼 패턴이 줄어드는 것을 상쇄할 수 있기 때문에 게이트 전극을 식각할 때, 낫칭(Notching) 현상에 의한 게이트 패턴이 줄어드는 것과, 단락되는 것을 예방할 수 있다. 도면에서는 사각형으로 변형된 포토레지스트 패턴을 도시하였지만 사각형이 아닌 어떠한 형태로 폭을 변형시키더라도 원래의 패턴 폭(120)보다 넓이를 크게 할 때는 동일한 효과를 기대할 수 있음은 자명하다.6, the top view at the time of FIG. 5 is shown. Notching phenomenon described in the prior art has been omitted in this drawing for clarity. Here, reference numeral 130 denotes that the reflected light is severely generated in the exposure process. 128 indicates a modified photoresist pattern that widens the pattern at the interface between the active region and the inactive region to prevent notching. Reference numeral 124 denotes an active region, 104 denotes an inactive region having a field oxide film, and 120 denotes a photoresist pattern for forming an original gate electrode. Here, since the deformed photoresist pattern 128 is added, the reflected light is severely generated during the exposure process. Even when the reflected light 112 is generated in the shaped region 130 to cause a notching phenomenon, the pattern may be canceled by a wider width. Thus, when the gate electrode is etched, the gate pattern due to the notching phenomenon may occur. It can prevent shrinking and short circuits. Although the figure shows a photoresist pattern that is deformed as a rectangle, it is obvious that the same effect can be expected when the width is changed to a width other than the original pattern width 120 even if the width is deformed in any shape other than the rectangle.
실시예2Example 2
도 7 내지 도 8은 본 발명에 의한 패턴 형성 방법을 금속 배선 공정에 적용한 실시예를 설명하기 위한 도면들이다.7 to 8 are views for explaining an embodiment in which the pattern forming method according to the present invention is applied to a metal wiring process.
도 7을 참조하면, 반도체 장치의 금속 배선 공정에 있어서 반도체 기판(100) 상에 하부구조물(130)을 형성하고, 상기의 결과물 전면에 절연막 또는 유전막으로서의 산화막(132)을 형성하고, 상기의 결과물 전면에 알루미늄 또는 그 합금으로 구성된 도전막(134)을 형성하고, 상기의 결과물 상에 하부의 도전막을 식각하기 위한 포토레지스트막(136,138)을 형성했을 때의 단면도이다. 여기서 참조 부호 136은 원래의 패턴의 폭이고, 138은자형 혹은 굴절형 영역에서의 단차에 의한 반사광의 영향을 줄이기 위하여 추가된 변형된 포토레지스트 패턴이다. 상기 변형된 포토레지스트 패턴(138)이 추가됨으로 인하여 노광 공정시, 굴절 영역에서 반사광이 발생하여 낫칭(Notching)현상을 유발하더라도 넓어진 폭만큼 포토레지스트 패턴이 줄어드는 것을 상쇄할 수 있기 때문에 하부 도전막(134) 식각할 때, 낫칭(Notching) 현상에 의한 도전막 패턴이 줄어드는 것과, 단락되는 것을 예방할 수 있다.Referring to FIG. 7, a lower structure 130 is formed on a semiconductor substrate 100 in a metal wiring process of a semiconductor device, and an oxide film 132 as an insulating film or a dielectric film is formed on the entire surface of the resultant product. It is sectional drawing when the conductive film 134 comprised from aluminum or its alloy is formed in the whole surface, and the photoresist films 136 and 138 for etching the lower conductive film on the said resultant are formed. Where reference numeral 136 is the width of the original pattern and 138 is It is a modified photoresist pattern added to reduce the influence of reflected light due to the step in the shaped or refractive region. Since the deformed photoresist pattern 138 is added, even when reflected light is generated in the refraction region during the exposure process, the photoresist pattern may be canceled by a wider width even though notching occurs. 134) During etching, the conductive film pattern due to the notching phenomenon decreases and the short circuit can be prevented.
도 8을 참조하면, 도 7을 진행했을 때의 평면도를 나타낸다. 종래의 기술에서 설명한 낫칭(Notching) 현상에 의한 V자형 골은 본 도면에서는 설명을 명확히 하기 위하여 생략하였다. 여기서 참조 번호 142는 노광 공정에서 낫칭(Notching) 현상을 유발하는 반사광이 발생하는자형의 영역을 가르키며, 144는 노광 공정에서 단차에 의한 반사광이 발생하는 굴절형 영역을, 136은 원래의 금속 공정에서의 포토레지스트의 폭을, 138은 노광 공정에서자형 영역 혹은 굴절형 영역에서 반사광이 발생하여 낫칭(Notching) 현상을 유발하더라도 이것을 상쇄시킬 수 있는 변형된 포토레지스트의 패턴 폭을 가르킨다. 도면에서는 사각형으로 변형된 포토레지스트 패턴을 도시하였지만 사각형이 아닌 어떠한 형태로 폭을 변형시키더라도 원래의 포토레지스트의 패턴(136)보다 넓이를 크게 할 때는 동일한 효과를 기대할 수 있음은 자명하다.Referring to FIG. 8, a plan view when the procedure of FIG. 7 is performed is shown. The V-shaped bone caused by the notching phenomenon described in the prior art is omitted in this drawing for clarity. Here, reference numeral 142 denotes reflection light that causes a notching phenomenon in the exposure process. 144 is the refractive region where the reflected light is generated by the step difference in the exposure process, 136 is the width of the photoresist in the original metal process, 138 is the exposure process Although the reflected light is generated in the magnetic region or the refractive region to cause a notching phenomenon, it indicates the pattern width of the deformed photoresist that can cancel this. Although the figure shows a photoresist pattern that is deformed into a rectangle, it is obvious that the same effect can be expected when the width of the photoresist pattern is changed to a pattern other than the pattern 136 of the original photoresist even if the width is deformed in any form.
실시예3Example 3
도 9 내지 도 10은 본 발명에 의한 패턴 형성 방법을 금속 배선 공정에 적용한 다른 실시예를 설명하기 위한 도면들이다.9 to 10 are views for explaining another embodiment in which the pattern forming method according to the present invention is applied to a metal wiring process.
지금까지는 포토레지스트 패턴의 넓이를 변화시켜 낫칭(Notching) 현상을 해결하였지만 본 실시예는 낫칭(Notching)을 유발시키는 반사광이 발생하는자형 영역에 더미(Dummy) 패턴을 추가로 형성함으로써 낫칭(Notching) 현상을 해결하는 실시예이다.Until now, the notching phenomenon was solved by changing the width of the photoresist pattern. However, in the present embodiment, the reflected light causing the notching is generated. In this embodiment, a notching phenomenon is solved by additionally forming a dummy pattern in the female region.
도 9를 참조하면, 반도체 장치의 금속 배선 공정에 있어서 반도체 기판(100) 상에 하부구조물(130)을 형성하고, 절연막 또는 유전막으로서의 산화막(132)을 형성하고, 알루미늄 또는 그 합금으로 구성된 도전막(134)을 형성하고, 하부의 도전막을 식각하기 위한 포토레지스트 패턴(136)을 더미(Dummy) 패턴(148)과 함께 형성했을 때의 단면도이다. 여기서 더미(Dummy) 패턴(148)은 노광 공정에서 반사광을 발생시켜 낫칭(Notching)을 유발하는 반사광이 발생하는자형의 굴절형 영역(142)에 형성하여 하부의 도전막(134)을 식각했을 때, 낫칭(Notching)을 방지하는 목적으로 형성된 것이다. 상기의 더미(Dummy) 패턴(148)에 대한 이해를 돕기 위하여 평면도를 통하여 도 10에서 상세히 설명하기로 한다.Referring to FIG. 9, in a metal wiring process of a semiconductor device, a lower structure 130 is formed on a semiconductor substrate 100, an oxide film 132 as an insulating film or a dielectric film is formed, and a conductive film made of aluminum or an alloy thereof. A cross-sectional view when the photoresist pattern 136 is formed together with the dummy pattern 148 to form 134 and etch the lower conductive film. In this case, the dummy pattern 148 generates reflected light in an exposure process to generate reflected light that causes notching. When the lower conductive film 134 is etched by forming the magnetic refracted region 142, the chip is formed to prevent notching. In order to help understand the dummy pattern 148, the plan view will be described in detail with reference to FIG.
도 10을 참조하면, 도 9를 진행했을 때의 평면도를 나타낸다. 여기서 참조 번호 148은 반사광이 발생하는자형의 굴절형 영역에 형성된 더미(Dummy) 패턴을 가르키며, 136은 원래의 금속 공정에서의 포토레지스트의 폭을 가르킨다. 상술한 바와 같이 상기 더미(Dummy) 패턴은 노광 공정에서 반사광을 발생시켜 낫칭(Notching)을 유발하는 반사광이 발생하는자형의 굴절형 영역(142)에 형성되어, 낫칭(Notching)을 사전 방지하고 있다. 본 도면에서는 상기 더미(Dummy) 패턴(148)을 사각형으로 도시하였지만 사각형이 아닌 어떠한 형태로든자형의 굴절형 영역에 추가로 패턴을 형성하여 노광 공정에서 반사광에 의한 영향을 방지하고자 할 때는 동일한 효과를 기대할 수 있음은 자명하다.10, the top view at the time of FIG. 9 is shown. Here reference numeral 148 indicates that the reflected light is generated A dummy pattern formed in the shaped refractive region, and 136 indicates the width of the photoresist in the original metal process. As described above, the dummy pattern generates reflected light in an exposure process, thereby generating reflected light that causes notching. It is formed in the female refracted region 142 to prevent notching. Although the dummy pattern 148 is illustrated as a quadrangle in this drawing, the dummy pattern 148 may have any shape other than a quadrangle. It is apparent that the same effect can be expected when an additional pattern is formed in the shape of the refraction of the magnetic shape to prevent the influence of the reflected light in the exposure process.
이상, 본 발명은 상술한 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.As described above, the present invention is not limited to the above-described embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
따라서, 본 발명에 따르면, 게이트 전극과 금속 배선 공정의 패턴 형성에 있어서 포토레지스트의 노광시에 반사광이 많이 발생되는 문제점을 해결하여 낫칭(Notching)에 의해서 패턴이 가늘어지거나 단락되는 것을 예방 할 수 있는 반도체 장치의 제조 방법을 구현 할 수 있다.Therefore, according to the present invention, in the pattern formation of the gate electrode and the metal wiring process, the problem that a large amount of reflected light is generated when the photoresist is exposed can be solved, thereby preventing the pattern from being tapered or short-circuited by notching. A method of manufacturing a semiconductor device can be implemented.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960035896A KR100190086B1 (en) | 1996-08-27 | 1996-08-27 | Method of forming pattern in semiconductor devices |
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| KR1019960035896A KR100190086B1 (en) | 1996-08-27 | 1996-08-27 | Method of forming pattern in semiconductor devices |
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| KR100190086B1 true KR100190086B1 (en) | 1999-06-01 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150065388A (en) | 2013-12-05 | 2015-06-15 | 김시화 | Wireless control apparatus for small ship |
-
1996
- 1996-08-27 KR KR1019960035896A patent/KR100190086B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150065388A (en) | 2013-12-05 | 2015-06-15 | 김시화 | Wireless control apparatus for small ship |
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| Publication number | Publication date |
|---|---|
| KR19980016352A (en) | 1998-05-25 |
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