KR0183853B1 - Shallow trench element isolation method - Google Patents
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Abstract
신규한 얕은 트렌치 소자분리방법이 개시되어 있다. 반도체기판의 소자활성화영역 상에 패드 산화막, 제1마스크층 및 제2마스크층으로 이루어진 마스크층 패턴을 형성한다. 마스크층 패턴을 이용하여 반도체기판을 소정깊이로 식각함으로써 트렌치를 형성한 후, 제1마스크층을 측벽 식각(언더커트)한다. 제1마스크층이 언더커트된 결과물상에 트렌치를 완전히 채우도록 절연층을 증착하고, 화학기계폴리싱(CMP) 공정으로 결과물을 폴리싱하여 평탄화된 트렌치 소자분리영역을 형성한다. 제1마스크층의 언더커트된 영역으로부터 후속공정에서 채워지는 절연층이 얕은 트렌치 소자분리영역의 엣지부분을 보강함으로써, 게이트 잔류물이 남지 않는다.A novel shallow trench isolation method is disclosed. A mask layer pattern including a pad oxide film, a first mask layer, and a second mask layer is formed on the device activation region of the semiconductor substrate. After the trench is formed by etching the semiconductor substrate to a predetermined depth using the mask layer pattern, the first mask layer is etched (undercut). An insulating layer is deposited to completely fill the trench on the resulting undercut of the first mask layer, and the resultant is polished by a chemical mechanical polishing (CMP) process to form a planarized trench isolation region. As the insulating layer filled in the subsequent process from the undercut region of the first mask layer reinforces the edge portion of the shallow trench isolation region, no gate residue remains.
Description
제1a도 내지 e도는 종래방법에 의한 얕은 트렌치 소자분리방법을 설명하기 위한 단면도들.1a to e are cross-sectional views for explaining a shallow trench isolation method according to the conventional method.
제2a도 및 b도는 종래방법에 의해 발생되는 소자활성화영역과 소자분리영역 간의 단차 및 게이트 잔류물 문제를 나타내는 평면도 및 단면도.2A and 2B are a plan view and a cross-sectional view showing a step difference and a gate residue problem between an element activation region and an element isolation region generated by a conventional method.
제3a도 내지 e도는 본 발명에 의한 얕은 트렌치 소자분리방법을 설명하기 위한 단면도들.3a to e are cross-sectional views for explaining a shallow trench isolation method according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 반도체 기판 12 : 패드 산화막10 semiconductor substrate 12 pad oxide film
14 : 제1마스크층 16 : 제2마스크층14: first mask layer 16: second mask layer
17 : 마스크층 패턴 18 : 측벽산화막17 mask layer pattern 18 sidewall oxide film
20 : 절연층 22 : 얕은 트레치 소자분리영역20: insulating layer 22: shallow trench isolation region
24 : 게이트절연막 26 : 게이트전극24: gate insulating film 26: gate electrode
본 발명은 반도체장치의 소자분리방법에 관한 것으로, 특히 얕은 트렌치(shallow trench)를 사용하는 반도체장치의 소자분리방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method of a semiconductor device, and more particularly to a device isolation method of a semiconductor device using a shallow trench.
반도체 회로에서는 반도체기판 상에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다. 이러한 소자 분리 방법은, 통상적으로 실리콘의 부분산화법(LOCal Oxidation of Silicon; 이하 LOCOS 공정이라 한다)이 가장 많이 사용되고 있다. 그러나, 반도체장치가 고집적됨에 따라 소자분리막의 끝부분에 버즈비크(bird'break)가 심하게 발생하여 소자활성화영역이 침식됨으로써 소자의 전기적 특성이 악화된다. 또한, 메모리셀의 피치(pitch)가 줄어듦에 따라, 소자활성화영역 양면의 소자분리막이 붙어버림으로써 소자활성화영역의 폭이 확보되지 않는 문제가 발생할 수 있다. 따라서, LOCOS 공정을 고집적 반도체장치의 제조공정에 적용하기가 어렵다.In a semiconductor circuit, it is necessary to electrically isolate various elements such as transistors, diodes, and resistors formed on a semiconductor substrate. In the device isolation method, a LOCal Oxidation of Silicon (LOCOS process) is most commonly used. However, as the semiconductor device is highly integrated, the bird'break is severely generated at the end of the device isolation layer and the device activation region is eroded, thereby deteriorating the electrical characteristics of the device. In addition, as the pitch of the memory cells decreases, a problem arises in that the width of the device activation region is not secured by attaching the device isolation layers on both sides of the device activation region. Therefore, it is difficult to apply the LOCOS process to the manufacturing process of the highly integrated semiconductor device.
이러한 LOCOS 공정의 대안책으로서 트렌치(trench) 구조의 적용이 활발해지고 있는데, 전기적인 분리특성 및 소자활성화영역과 소자분리영역 간의 단차 개선 등의 잇점으로 인해 고집적 DRAM 등의 메모리 제품에서는 깊이가 1㎛ 이하인 얕은 트렌치 소자분리(shallow trench isolation; 이하 STI라 한다) 방법이 필수적이다.As an alternative to the LOCOS process, the application of a trench structure is being actively applied. In the memory products such as highly integrated DRAMs having a depth of 1 μm or less due to the advantages of electrical separation characteristics and improvement of the step between the device activation region and the device isolation region, the depth is less than 1 μm. Shallow trench isolation (hereinafter referred to as STI) method is essential.
제1a도 내지 제1e도는 종래방법에 의한 얕은 트렌치 소자분리방법을 설명하기 위한 단면도들이다.1A to 1E are cross-sectional views illustrating a shallow trench isolation method according to a conventional method.
제1a도를 참조하면, 반도체기판(10) 상에 패드 산화막(12), 질화막(Si3N4; 14) 및 고온산화막(High Temperature Oxide; 16)을 차례로 적층한 후, 사진식각 공정에 의해 상기 적층된 막들을 식각함으로써 소자활성화영역을 정의하기 위한 마스크층 패턴(17)을 형성한다.Referring to FIG. 1A, a pad oxide film 12, a nitride film (Si 3 N 4 ; 14), and a high temperature oxide film (High Temperature Oxide) 16 are sequentially stacked on the semiconductor substrate 10 by a photolithography process. By etching the stacked layers, a mask layer pattern 17 for defining an element activation region is formed.
제1b도를 참조하면, 상기 마스크층 패턴(17)을 식각마스크로 이용하여 소자분리영역이 될 기판(10)을 1㎛ 이하로 깊이로 건식식각함으로써 트렌치(T)를 형성한다. 이어서, 열산화 공정을 통해 상기 트렌치(T)의 측벽을 산화시켜 측벽산화막(18)을 형성한다.Referring to FIG. 1B, the trench T is formed by dry etching the substrate 10 to be a device isolation region to a depth of 1 μm or less using the mask layer pattern 17 as an etching mask. Subsequently, the sidewall oxide film 18 is formed by oxidizing the sidewall of the trench T through a thermal oxidation process.
제1c도를 참조하면, 상기 결과물 상에 상기 트렌치(T)를 완전히 채울 수 있을 정도의 두께로 화학기상증착(chemical vapor deposition; 이하 CVD라 한다) 산화막(20)을 형성한 후, 화학기계폴리싱(chemical mechanical polising; 이하 CMP라 한다) 방법을 상기 질화막(14)의 표면이 노출될 때까지 실시함으로써, 평탄화된 STI 영역(22)을 형성한다.Referring to FIG. 1C, after chemical vapor deposition (hereinafter referred to as CVD) oxide film 20 is formed to a thickness sufficient to completely fill the trench T on the resultant, chemical mechanical polishing is performed. The chemical mechanical polishing (hereinafter referred to as CMP) method is performed until the surface of the nitride film 14 is exposed, thereby forming the planarized STI region 22.
제1d도를 참조하면, 남아있는 상기 마스크층 패턴, 즉 질화막(14) 및 패드 산화막(12)을 습식식각 방법으로 제거한다.Referring to FIG. 1D, the remaining mask layer pattern, that is, the nitride layer 14 and the pad oxide layer 12 is removed by a wet etching method.
제1e도를 참조하면, 상기 결과물 상에 후속 이온주입공정시 기판(10)을 보호하기 위한 패드 산화막(도시되지 않음)을 형성한 후, 웰 형성공정, 채널 스토퍼(channel stopper) 이온주입공정 및 문턱전압(threshold voltage) 조절용 이온주입공정을 차례로 실시한다. 계속해서, 상기 패드 산화막을 습식식각 방법으로 제거한 후, 세정(cleaning) 공정을 실시한다. 이어서, 상기 결과물 상에 게이트절연막(24)을 성장시킨 후, 그 위에 게이트전극용 도전물질을 증착하고 이를 사진식각 공정으로 식각함으로써 게이트전극(26) 패턴을 완성한다.Referring to FIG. 1E, after forming a pad oxide film (not shown) to protect the substrate 10 in the subsequent ion implantation process on the resultant, a well forming process, a channel stopper ion implantation process, and The ion implantation process for adjusting the threshold voltage is performed in sequence. Subsequently, the pad oxide film is removed by a wet etching method, followed by a cleaning process. Subsequently, the gate insulating layer 24 is grown on the resultant, and then a conductive material for the gate electrode is deposited thereon and etched by a photolithography process to complete the gate electrode 26 pattern.
제2a도 및 제2b도는 상술한 종래방법에 의해 발생되는 소자활성화영역과 소자분리영역 간의 단차 및 게이트 잔류물(residue) 문제를 나타내는 평면도 및 단면도이다.2A and 2B are a plan view and a cross-sectional view showing a step difference and a gate residue problem between the device activation region and the device isolation region generated by the conventional method described above.
제2a도 및 제2b도를 참조하면, 소자활성화영역으로 정의된 ⓐ 패턴의 경계를 따라 소자활성화영역대 소자분리영역 간의 단차가 생기게 된다. 또한, 습식식각 및 세정공정에 의해 상기 경계영역의 소자분리영역(STI 영역)이 소자활성화영역의 기판표면보다 아래로 식각되는 침하(dipping) 현상이 야기되어, 마치 홈(groove) 형태를 갖는 U자형 프로파일을 갖게 된다. 이와 같이 U자형 프로파일이 형성되면, 후속공정의 게이트전극(ⓑ) 패터닝시 소자활성화영역의 경계를 따라 U자형 프로파일의 골짜기 내에 게이트전극용 도전물질이 식각되지 못하고 스트링거(stringer)성 잔류물(ⓒ)로 남게되는 현상이 발생한다. 이러한 게이트 스트링거에 의해 소자의 브리지 오류(bridge fail)가 유발되어, 고집적 반도체장치의 제조에 있어서 치명적인 문제를 야기하게 된다.Referring to FIGS. 2A and 2B, a step is formed between the device activation region and the device isolation region along the boundary of the pattern defined as the device activation region. In addition, a wet etching and cleaning process causes a dipping phenomenon in which the device isolation region (STI region) of the boundary region is etched below the surface of the substrate of the device activation region, resulting in a groove shape. You will have a profile. When the U-shaped profile is formed as described above, the conductive material for the gate electrode cannot be etched in the valley of the U-shaped profile along the boundary of the device activation region during patterning of the gate electrode ⓑ in the subsequent process, and stringer residues (ⓒ The phenomenon remains as). Such a gate stringer causes bridge failure of the device, causing a fatal problem in the fabrication of highly integrated semiconductor devices.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점을 해결하기 위한 것으로, STI 영역의 프로파일을 개선하여 게이트 스트링거가 남지 않도록 하는 반도체장치의 소자분리방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-described problems of the conventional method, and to provide a device isolation method of a semiconductor device in which a gate stringer is left by improving a profile of an STI region.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판의 소자활성화영역 상에 패드 산화막, 제1마스크층 및 제2마스크층으로 이루어진 마스크층 패턴을 형성하는 제1단계; 상기 마스크층 패턴을 이용하여 상기 반도체기판을 소정깊이로 식각함으로써 트렌치를 형성하는 제2단계; 상기 제1마스크층을 측벽 식각(언더커트; under cut)하는 제3단계; 상기 제1마스크층이 언더커트된 결과물 상에 상기 트렌치를 완전히 채우도록 절연층을 증착하고, CMP 공정으로 상기 결과물을 폴리싱하여 평탄화된 트렌치 소자분리영역을 형성하는 제4단계; 및 상기 제1마스크층 및 패드 산화막을 제거하는 제5단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법을 제공한다.In order to achieve the above object, the present invention is a first step of forming a mask layer pattern consisting of a pad oxide film, a first mask layer and a second mask layer on the device activation region of the semiconductor substrate; Forming a trench by etching the semiconductor substrate to a predetermined depth using the mask layer pattern; Performing a third sidewall etch (under cut) on the first mask layer; Depositing an insulating layer so as to completely fill the trench on the resulting undercut of the first mask layer, and polishing the resultant by a CMP process to form a planarized trench isolation region; And a fifth step of removing the first mask layer and the pad oxide layer.
상기 제3단계의 제1마스크층을 측벽 식각하는 공정은 습식식각 방법으로 실시하는 것이 바람직하다.The step of etching the sidewalls of the first mask layer of the third step is preferably performed by a wet etching method.
상기 제3단계에서 상기 제1마스크층이 언더커트되는 양은 소자분리영역의 엣지가 침하되는 정도 및 소자분리영역 간의 건리에 의해 조절하는 것이 바람직하며, 더욱 바람직하게는 수백Å 정도로 조절한다.In the third step, the amount of the undercut of the first mask layer is controlled by the degree of sinking the edge of the device isolation region and the distance between the device isolation regions, and more preferably about several hundred microseconds.
상기 제4단계에서 상기 CMP 공정은 상기 제1마스크층의 표면이 노출될 때까지 실시하는 것이 바람직하다.In the fourth step, the CMP process is preferably performed until the surface of the first mask layer is exposed.
상기 제4단계에서 상기 CMP 공정을 실시하기 전에, 상기 트렌치와 소자활성화영역 간의 단차를 보상하기 위하여 더미패턴을 이용하여 상기 소자활성화영역 상의 절연층을 일부 식각하는 단계를 더 구비할 수 있다.Before performing the CMP process in the fourth step, the step of partially etching the insulating layer on the device activation region using a dummy pattern to compensate for the step difference between the trench and the device activation region.
상기 제1마스크층은 질화물로 형성하는 것이 바람직하다.The first mask layer is preferably formed of nitride.
상기 제5단계에서, 상기 제1마스크층 및 패드 산화막은 습식식각 공정으로 제거하는 것이 바람직하다.In the fifth step, the first mask layer and the pad oxide layer are preferably removed by a wet etching process.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체기판의 소자활성화영역 상에 패드 산화막, 제1마스크층 및 제2마스크층으로 이루어진 마스크층 패턴을 형성하는 제1단계; 상기 제1마스크층을 측벽식각(언더커트)하는 제2단계; 상기 언더커트된 제1마스크층을 포함하는 상기 마스크층 패턴을 이용하여 상기 반도체기판을 소정깊이로 식각함으로써 트렌치를 형성하는 제3단계; 상기 트렌치가 형성된 결과물상에 상기 트렌치를 완전히 채우도록 절연층을 증착하고, CMP 공정으로 상기 결과물을 폴리싱하여 평탄화된 트렌치 소자분리영역을 형성하는 제4단계; 및 상기 제1마스크층 및 패드 산화막을 제거하는 제5단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법을 제공한다.In addition, the present invention to achieve the above object, the first step of forming a mask layer pattern consisting of a pad oxide film, a first mask layer and a second mask layer on the device activation region of the semiconductor substrate; A second step of sidewall etching (undercut) the first mask layer; Forming a trench by etching the semiconductor substrate to a predetermined depth by using the mask layer pattern including the undercut first mask layer; Depositing an insulating layer to completely fill the trench on the resultant trench, and polishing the resultant by a CMP process to form a planarized trench isolation region; And a fifth step of removing the first mask layer and the pad oxide layer.
본 발명은 마스크층 패턴을 구성하는 제1마스크층의 측벽을 언더커트함으로써, 상기 언더커트된 영역으로부터 후속공정에서 채워지는 절연층이 얕은 트렌치 소자분리(STI) 영역의 엣지부분을 보강할 수 있게 한다.The present invention undercuts the sidewalls of the first mask layer constituting the mask layer pattern so that the insulating layer filled in the subsequent process from the undercut regions can reinforce the edge portion of the shallow trench isolation region (STI). do.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3a도 내지 제3e도는 본 발명에 의한 STI 방법을 설명하기 위한 단면도들이다.3a to 3e are cross-sectional views for explaining the STI method according to the present invention.
제3a도는 마스크층 패턴(17)을 형성하는 단계를 도시한다. 반도체기판(10) 상에 패드 산화막(12)을 성장시키고, 그 위에 제1마스크층(14), 예컨대 질화막(Si3N4) 및 제1마스크층(16), 예컨대 고온산화막(HTO)을 차례로 적층한다. 이어서, 사진식각 공정에 의해 상기 적층된 제2마스크층(16), 제1마스크층(14) 및 패드 산화막(12)을 식각함으로써 소자활성화영역을 정의하기 위한 마스크층 패턴(17)을 형성한다.3A shows the step of forming the mask layer pattern 17. The pad oxide film 12 is grown on the semiconductor substrate 10, and the first mask layer 14, for example, the nitride film Si 3 N 4 and the first mask layer 16, for example, the high temperature oxide film HTO, are deposited thereon. Laminate in order. Subsequently, the second mask layer 16, the first mask layer 14, and the pad oxide layer 12 are etched by the photolithography process to form a mask layer pattern 17 for defining an element activation region. .
제3b도는 트렌치(T)를 형성하는 단계를 도시한다. 상기 마스크층 패턴(17)을 식각마스크로 이용하여 소자분리영역이 될 기판(10)을 1㎛이하의 깊이로 건식식각함으로써 트렌치(T)를 형성한 후, 열산화 공정을 통해 상기 트렌치(T)의 측벽을 산화시켜 측벽산화막(18)을 형성한다. 이때, 상기 측벽산화막(18)은 식각공정으로 인한 트렌치(T) 측벽의 손상을 큐어(cure)하고, 후속의 제1마스크층(14) 및 패드 산화막(12)의 제거를 위한 식각공정시 상기 트렌치(T)를 보호하는 역할을 한다. 이어서, 인산 등을 이용한 습식식각 공정을 통해 상기 마스크층 패턴(17)을 구성하고 있는 제1마스크층(14)을 측벽 식각(언더커트)시킨다. 이때, 측벽 식각에 의해 언더커트하는 양은 STI 영역의 엣지가 침하(dipping)되는 정도 및 STI 영역 간의 거리에 의해 조절하는 것이 바람직하며, 더욱 바람직하게는 수백 Å 정도로 조절한다.3b shows the step of forming the trench T. FIG. Using the mask layer pattern 17 as an etching mask, the substrate 10 to be a device isolation region is dry-etched to a depth of 1 μm or less to form the trench T, and then the trench T through a thermal oxidation process. The sidewall oxide film 18 is formed by oxidizing the sidewalls. In this case, the sidewall oxide layer 18 may cure damage to the sidewalls of the trench T due to the etching process, and during the etching process to remove the first mask layer 14 and the pad oxide layer 12. It serves to protect the trench (T). Subsequently, the first mask layer 14 constituting the mask layer pattern 17 is etched (undercut) by a wet etching process using phosphoric acid or the like. In this case, the amount of undercut by sidewall etching is preferably controlled by the degree of dipping of the edge of the STI region and the distance between the STI regions, and more preferably about several hundred microseconds.
선택적으로, 상기 인산 등의 습식식각 공정을 통해 상기 제1마스크층(14)을 언더커트하는 단계는 상기 트렌치(T)를 형성하는 단계전에 실시할 수도 있다.In some embodiments, undercutting the first mask layer 14 through a wet etching process such as phosphoric acid may be performed before forming the trench T.
제3c도는 상기 트렌치(T)를 절연층(20)으로 채우는 단계를 도시한다. 상기 제1마스크층(14)이 언더커트된 결과물 상에 상기 트렌치(T)를 완전히 채울 수 있을 정도의 두께로 CVD-산화막(20)을 형성한다. 이어서, CMP방법으로 상기 제1마스크층(14)의 표면이 노출될 때까지 상기 결과물을 폴리싱하면, 상기 트렌치(T)를 채우고 있는 절연층(20)이 제1마스크층(14)의 언더커트된 영역에 채워짐으로써, 소자활성화영역의 일부가 소자활성화영역과 소자분리영역의 경계영역에서부터 오버랩되어 채워진 형태가 된다. 그 결과, 후속 습식식각 및 세정 공정에서 STI 영역(22)을 채우고 있는 절연층(20)이 측벽으로 식각되더라도, 종래방법에서와 같이 소자활성화영역과 소자분리영역의 경계영역에서 홈이 생기는 현상을 방지할 수 있다.3C illustrates filling the trench T with the insulating layer 20. The CVD-oxide layer 20 is formed to a thickness sufficient to completely fill the trench T on the result of the first mask layer 14 being undercut. Subsequently, when the resultant is polished until the surface of the first mask layer 14 is exposed by the CMP method, the insulating layer 20 filling the trench T is undercut of the first mask layer 14. By filling the filled regions, a portion of the device activation region is overlapped and filled from the boundary region of the device activation region and the device isolation region. As a result, even if the insulating layer 20 filling the STI region 22 is etched by the side wall in a subsequent wet etching and cleaning process, grooves are formed in the boundary region between the device activation region and the device isolation region as in the conventional method. You can prevent it.
한편, 통상적으로 트렌치를 형성한 후에는 소자활성화영역의 기판표면에 비해 트렌치가 형성된 기판표면이 상대적으로 낮아지게 된다.On the other hand, after the trench is formed, the substrate surface on which the trench is formed is relatively lower than the substrate surface of the device activation region.
따라서, 트렌치를 채우기 위한 절연층을 증착할 때, 소자분리영역의 폭이 좁은 영역에서는 소자활성화영역 상의 절연층이 소자분리영역으로 흐르게 되어 소자활성화영역과 소자분리영역 간의 단차가 거의 없어지는 반면, 폭이 넓은 영역에서는 소자활성화영역과의 단차가 심화되어 후속 CMP 공정시 트렌치를 채우고 있는 절연층이 상대적으로 더 많이 식각됨으로써 소자분리영역이 움푹 패이게 되는 현상(dishing 현상)이 발생한다. 이를 해결하기 위하여, 소자분리영역의 폭이 넓은 영역에서는 포토레지스트와 같은 더미패턴을 이용하여 소자활성화영역 상의 절연층 일부를 식각한 후 CMP 공정을 실시하는 방법이 많이 사용되고 있다. 이렇게 하면, 트렌치를 채우고 있는 절연층과 소자활성화영역 상의 절연층 높이가 거의 같아지기 때문에, 과도한 CMP로 인한 트렌치 소자분리영역의 디싱현상을 방지할 수 있다.Therefore, when the insulating layer for filling the trench is deposited, the insulating layer on the device activation region flows to the device isolation region in the narrow region of the device isolation region so that the step between the device activation region and the device isolation region is almost eliminated. In the wide area, the step difference with the device activation area is deepened, and the insulating layer filling the trench is more etched in a subsequent CMP process, thereby causing the device isolation area to dent. In order to solve this problem, a method of performing a CMP process after etching a portion of the insulating layer on the device activation region using a dummy pattern such as a photoresist is widely used in a wide region of the device isolation region. This makes it possible to prevent dishing of the trench isolation region due to excessive CMP since the insulation layer filling the trench and the insulation layer height on the element activation region are substantially the same.
제3d도를 참조하면, 남아있는 상기 마스크층 패턴, 즉 제1마스크층(14) 및 패드 산화막(12)을 습식식각 방법으로 제거한다.Referring to FIG. 3D, the remaining mask layer pattern, that is, the first mask layer 14 and the pad oxide layer 12, is removed by a wet etching method.
제3e도를 참조하면, 상기 결과물 상에 후속 이온주입공정시 기판(10)을 보호하기 위한 패드 산화막(도시되지 않음)을 형성한 후, 웰 형성공정, 채널 스토퍼 이온주입공정 및 문턱전압 조절용 이온주입공정을 차례로 실시한다. 계속해서, 상기 패드 산화막을 습식식각 방법으로 제거한 후, 세정공정을 실시한다. 이어서, 상기 결과물 상에 게이트절연막(24)을 성장시킨 후, 그 위에 게이트전극용 도전물질을 증착하고 이를 사진식각 공정으로 식각함으로써 게이트전극(26) 패턴을 완성한다.Referring to FIG. 3e, after forming a pad oxide film (not shown) to protect the substrate 10 during the subsequent ion implantation process, the well forming process, the channel stopper ion implantation process, and the threshold voltage ion The injection process is carried out in sequence. Subsequently, the pad oxide film is removed by a wet etching method, followed by a washing step. Subsequently, the gate insulating layer 24 is grown on the resultant, and then a conductive material for the gate electrode is deposited thereon and etched by a photolithography process to complete the gate electrode 26 pattern.
상술한 바와 같이 본 발명에 의한 반도체장치의 소자분리방법에 의하면, 마스크층 패턴을 구성하는 제1마스크층의 측벽을 언더커트함으로써, 상기 언더커트된 영역으로부터 후속공정에서 채워지는 절연층이 얕은 트렌치 소자분리영역의 엣지부분을 보강할 수 있게 한다. 따라서, 소자활성화영역과 소자분리영역의 경계영역에서의 완만한 프로파일에 의해 게이트 스트링거성 잔류물이 남지 않으므로, 신뢰성있는 고집적 반도체장치를 구현할 수 있다.According to the device isolation method of the semiconductor device according to the present invention as described above, by insulating the sidewalls of the first mask layer constituting the mask layer pattern, the insulating layer filled in the subsequent process from the undercut region is shallow trench It is possible to reinforce the edge portion of the device isolation region. Therefore, since the gate stringer residue does not remain due to the gentle profile in the boundary region between the device activation region and the device isolation region, it is possible to implement a highly reliable semiconductor device.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (10)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016254A KR0183853B1 (en) | 1996-05-15 | 1996-05-15 | Shallow trench element isolation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960016254A KR0183853B1 (en) | 1996-05-15 | 1996-05-15 | Shallow trench element isolation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970077485A KR970077485A (en) | 1997-12-12 |
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ID=19458797
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| KR (1) | KR0183853B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929424B1 (en) * | 2002-12-24 | 2009-12-03 | 매그나칩 반도체 유한회사 | Method of forming pad of semiconductor device |
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1996
- 1996-05-15 KR KR1019960016254A patent/KR0183853B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929424B1 (en) * | 2002-12-24 | 2009-12-03 | 매그나칩 반도체 유한회사 | Method of forming pad of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970077485A (en) | 1997-12-12 |
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