KR0183289B1 - 시분할방식을 채용한 다중범용 비동기 송수신기 - Google Patents

시분할방식을 채용한 다중범용 비동기 송수신기 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
시분할을 이용한 다중포트 범용 비동기 송수신기에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
다중 범용 비동기 송수신기를 사용함에 있어서, 입출력포트를 감소시킨다.
3. 발명의 해결방법의 요지
타임슬롯 발생부는 타임슬롯을 발생하고, 수신데이타 분리부는 수신데이타를 타임슬롯에 따라 분리하고, 수신데이타 제어부는 상기 수신데이타 분리부에서 분리된 다수의 수신데이타를 신장하고, 범용비동기송수신기는 상기 신장된 수신데이타를 제공받고, 연결되어 있는 기기에 전송하거나, 또는 상기 기기로부터 송신데이타를 제공받아 출력하고, 송신데이타 제어부상기 범용비동기송수신기로부터 송신데이타를 제공받아 압축하고, 송신데이타 결합부는 상기 송신데이타 제어부로부터 압축된 데이타를 제공받아 하나의 라인에 결합한다.
4. 발명의 중요한 용도
다중 범용 비동기 송수신기에 관한 것이다.

Description

시분할방식을 채용한 다중범용 비동기 송수신기
제1도는 본 발명의 바람직한 실시예에 따른 시분할방식을 채용한 다중범용 비동기송수신기의 블럭도이다.
제2도는 제1도의 수신데이타 분리부를 상세히 도시한 것이다.
제3도는 제1도의 수신데이타 제어부를 상세히 도시한 것이다.
제4도 내지 제8도는 수신데이타 제어부의 동작 타이밍도이다.
제9도는 제1도의 송신데이타 제어부를 상세히 도시한 것이다.
제10도 내지 제15도는 수신데이타 제어부의 동작타이밍도이다.
제16도는 제1도의 송신데이타 결합부를 상세히 도시한 것이다.
본 발명은 범용포트 비동기 송수신기에 관한 것으로, 특히 시분할을 이용한 다중포트를 가지는 범용 비동기송수신기(Universal Asynchronous Receiver and Transmitter : 이하 'UART'라 함)에 관한 것이다.
통상의 UART는 독립적으로 동작을 수행한다. 이에 따라 다수의 포트를 구비하는 UART를 사용하고자 할 경우에는 각기 다른 입출력포트를 구비하여야 한다. 이에 따라 상기 UART가 다수가 될수록 상기 입출력포트는 증가한다. 이에 따라 다수의 UART를 구비할 경우에는 회로가 복잡해지고 전송라인이 많이 사용되었다. 상기 회로가 복잡해짐에 따라 부피가 커지고, 또한 상기 전송라인이 많이 사용됨에 따라 설치 비용이 증가한다.
상술한 바와 같이 종래의 다수의 포트를 가지는 UART는 각각의 입출력포트와 전송라인을 구비함에 따라 비용이 증가하는 단점이 있었다.
따라서 본 발명의 목적은 시분할방식을 채용한 다중UART를 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 타임슬롯 발생부는 타임슬롯을 발생하고, 수신데이타 분리부는 수신데이타를 타임슬롯에 따라 분리하고, 수신데이타 제어부는 상기 수신데이타 분리부에서 분리된 다수의 수신데이타를 신장하고, 범용비동기송수신기는 상기 신장된 수신데이타를 제공받고, 연결되어 있는 기기에 전송하거나, 또는 상기 기기로부터 송신 데이타를 제공받아 출력하고, 송신데이타 제어부상기 범용비동기송수신기로부터 송신데이타를 제공받아 압축하고, 송신데이타 결합부는 상기 송신데이타 제어부로부터 압축된 데이타를 제공받아 하나의 라인에 결합한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부도면에서 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
제1도는 본 발명의 바람직한 실시예에 따른 시분할방식을 채용한 다중UART의 블록도를 도시한 것이다. 상기 제1도의 수신데이타 분리부(12)는 수신데이타(RXD)를 미리 설정한 8개의 TSAC에 대응하여 제1~제8수신데이타(RXD0~RXD7)로 분리한다. TSAC 발생부(10)는 상기 수신데이타 분리부(12)에서 상기 수신데이타(RXD)를 분리할 때에 시간구간의 기준이 되는 TSAC을 제공한다. 제1~제8수신데이타제어부(RC0~RC7)는 상기 제1~제8수신데이타입력(RXD0~RXD7)을 각각 제공받아 신장하여 제1~제8수신데이타출력(RXD0OUT~RXD7OUT)을 발생한다.
제1~제8UART(UART0~UART7)는 상기 각각의 제1~제8수신데이타제어부(RC0~RC7)로부터 신장된 제1~제8수신데이타출력(RXD0OUT~RXD7OUT)을 제공받는다. 제1~제8수신데이타제어부(TC1~TC7)는 상기 제1~제8UART(UART0~UART7)로부터 제1~제8송신데이타(TXD0~TXD7)를 제공받아 압축하여 제1~제8송신데이타 출력(TXD0OUT~TXD7OUT)을 발생한다. 그리고 송신데이타 결합부(14)는 상기 제1~제8송신데이타제어부(TC1~TC7)에서 발생한 제1~제8송신데이타출력(TXD0OUT~TXD7OUT)을 하나의 라인상에 결합하여 출력한다.
상기 수신데이타(RXD)는 프레임 동기(Frame Synch; FS)를 기준으로 발생되는 타임슬롯(Time Slot)에 의하여 할당된 시간영역에 따라 각 포트별로 존재하는 압축된 데이타라인이다. 이러한 어려 데이타들은 미리 TSAC발생부(10)에서 포트별로 다른 타임슬롯을 지정하여 자신의 시간영역을 할당시킨다. 이 시간영역의 크기는 BCLK(2.048MHz)의 2클럭의 크기이다. 이와같이 할당된 영역 안에는 2비트의 데이타가 입력되어 있다.
특히 본 발명의 실시예에서는 하나의 프레임안에 제1~제8수신데이타(RXD0~RXD7)가 입력된다. 이에 따라 시분할방식을 채용한 다중 UART는 상기 제1~제8수신데이타(RXD0~RXD7)를 처리하기 위한 제1~제8UART(UART0~UART7)로 구성된다.
한편 상기와 같이 구성된 수신데이타(RXD)에서 제1~제8수신데이타(RXD0~RXD7)를 마킹하기 위하여 수신데이타(RXD)의 타임슬롯에서 제1~제8TSAC0~TSAC7)을 사용한다. 상기 제1~제8TSAC(TSAC0~TSAC7)은 TSAC 발생부(10)에서 발생된다. 본 발명에서는 통상적으로 사용되는 TSAC 발생부(10)를 구비한다. 이에 따라 상기 TSAC발생부(10)의 상세한 구성과 동작의 설명은 생략한다.
한편 상기와 같이 발생된 제1~제8TSAC(TSAC0~TSAC7)은 수신데이타분리부(12)와 제1∼제8수신데이타제어부(RC0∼RC7)와 제1~제8송신데이타제어부(TC0~TC7)와 송신데이타 결합부(14)로 입력된다.
한편 상기 수신데이타분리부(12)를 상세히 도시한 것이 제2도이다.
상기 수신데이타분리부(12)는 제1~제8오아게이트(OR0~OR7)와 제1~제8인버터(INV0~INV7)로 구성된다. 상기 제1~제8오아게이트(OR0~OR7)의 한 입력에는 수신데이타(RXD)가 입력되고, 다른 한 입력에서는 제1~제8인버터(INV0~INV7)에 의하여 각각 반전된 제1~제8TSAC(TSAC0~TSAC7)들이 각각 입력된다. 이때 제1~제8TSAC(TSAC0~TSAC7)은 각각 제1~제8수신데이타(RXD0~RXD7)가 위치하는 타임슬롯에서 하이로 발생된다. 이에 따라 상기 제1~제8오아게이트(OR0~OR7)에 입력되는 반전된 제1~제8TSAC(TSAC0~TSAC7)은 자신의 타임슬롯에서 로우로 발생되는 신호이다.
상기 제1~제8오아게이트(OR0~OR7)중 제1오아게이트(OR0)의 출력을 살펴보면 다음과 같다. 제1인버터(INV0)는 제1수신데이타(RXD1)의 타임슬롯에서 하이인 제1TSAC(TSAC0)을 제공받아 반전하여 출력한다. 상기 제1인버터(INV0)의 출력과 수신데이타(RXD)는 제1오아게이트(OR0)에 입력된다. 이에 따라 상기 제1오아게이트(OR0)는 상기 제1수신데이타(RXD1)의 타임슬롯에서는 상기 제1수신데이타(RXD1)의 상태에 따르고, 나머지 부분은 하이로 출력되는 신호를 출력한다.
한편 본 발명의 바람직한 실시예에서는 제1수신데이타(RXD0)에 한 프레임마다 '00' '11' '10' '00'의 데이타를 순차적으로 입력하는 경우를 예를 들어 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
그리고 상기 제1수신데이타(RXD0)의 한 프레임은 8KHz이고, 한 타임슬롯은 BCLK의 2클럭이다. 이에 따라 상기 타임슬롯에 입력되는 데이타는 2비트이다. 이때 상기 BCLK는 2.048KHz의 클럭이다.
이에 따라 상기 수신데이타분리부(12)에서 출력되는 제1수신데이타(RXD0)는 한 프레임마다 순차적으로 '00' '11' '10' '00'을 출력한다. 그리고 상기 제1수신 데이타(RXD0)의 처리과정을 살펴봄으로서 나머지 데이타의 처리과정을 유추할 수 있다. 그러므로 나머지 부분에 대한 상세한 설명은 생략한다. 그리고, 본 발명의 바람직한 실시예에서는 데이타(이하 0로만 표시) '1'을 하이로 데이타'0'을 로우로 나타낸다.
한편 통상적으로 사용되는 UART는 데이타 입력형식은 16KHz에 따른다. 이에 따라 상기 분리된 데이타를 UART에 입력하기 위해서는 16KHz로 신장하여야 한다.
이에 따라 상기 제1수신데이타(RXD0)는 입력되는 수신데이타를 16KHz로 신장하는 제1수신 데이타 제어부(RC0)에 입력된다.
상기 제1수신 데이타 제어부(RC0)의 상세한 회로를 도시한 것이 제3도이다. 상기 제3도에 도시한 제1수신 데이타 제어부(RC0)는 상술하였듯이 처음 프레임에서 '00'을 입력받고, 그 다음 프레임에서 '11'을 입력받고, 그 다음 프레임에서 '10'을 입력받는다.
이에 따라 처음 프레임에서 '00'을 입력받아 상기 데이타를 신장하는 것을 상세히 설명하겠다.
우선 제1TSAC(TSAC0)은 제1D-플립플롭(D1)의 입력단자(D)에 입력된다. 상기 제1TSAC(TSAC0)은 상기 제1수신데이타(TXD0)의 타임슬롯에서 하이로 발생하는 신호이다.
한편 상기 제1D-플립플롭(D1)의 클럭단자에는 C4M가 입력된다. 상기 C4M은 4MHz의 클럭이다. 상기 제1D-플립플롭(D1)의 클리어 단자(CLR)에는 파워 온 리셋신호(PORB)가 입력된다.
한편 상기 제1D-플립플롭(D1)은 상기 제1TSAC(TSAC0)을 상기 C4M에 의하여 지연하여 반전출력단자(QB)에서 출력한다. 상기 출력은 제1노아게이트(NOR1)에 입력된다. 이때 상기 제1노아게이트(NOR1)의 다른 입력에는 BCLK가 입력된다.
이에 따라 상기 제1노아게이트(NOR1)의 출력은 상기 제1D-플립플롭(D1)의 반전 출력과 상기 BCLK가 동시에 로우인 상태에서 하이로 발생되는 신호이다. 이때 발생되는 신호를 TP1이라 한다. 상기 TP1은 제1TSAC(TSAC0)이 나타날 경우에 두 비트의 데이타를 래치하기 위한 클럭으로 사용된다. 이에 따라 상기 TP1은 상기 제1TSAC(TSAC0)이 발생할 때마다 두클럭을 구비한 신호로 발생된다.
이에 따라 상기 TP1은 제1TSAC(TSAC0)이 발생되는 부분에서 BCLK이 두클럭으로 나타난다, 상기 TP1은 제2, 제3D-플립플롭(D2,D3)의 클럭단자에 입력된다. 상기 제1D-플립플롭(D1)의 클리어 단자(CLR)에는 파워온 리셋 신호(PORB)가 입력된다. 그리고 상기 제2D-플립플롭(D2)의 입력단자(D)에는 제1수신데이타(RXD0)가 입력된다. 이에 따라 상기 제2D-플립플롭(D2)은 상기 입력되는 제1수신데이타(RXD0)를 두 비트씩 순차적으로 출력한다. 이때 상기 출력이 TP2이다. 여기서 상기 첫 프레임의 제1수신데이타(RXD0)는 '00'이 입력된다. 이에 따라 상기 출력은 상기 T1의 처음 상승에지에서 상기 '0'을 출력하고 다음 상승에지에서 '0'을 출력한다. 그리고, 상기 T1은 다음 프레임에서 제1TSAC(TSAC0)이 나타나기 전까지는 로우를 유지하므로 상기 출력의 상태는 유지된다.
그리고 상기T2는 제3D-플립플롭(D3)가 제4D-플립플롭(D4)의 입력단자(D)에 입력된다.
이때 제3D-플립플롭(3D)은 상기 T2를 입력받아 래치한다. 여기서 상기 제3D-플립플롭(D3)과 제2D-플립플롭(D2)은 클럭으로 동일한 T1을 제공받는다. 이에 따라 상기 T2가 제1수신데이타(TDX0)의 처음 비트인 '0'을 나타내는 지점은 제2D-플립플롭(D2)이 T1의 처음 상승에지에서 래치하므로 발생되는 지점이다. 그러나 제3D-플립플롭(D3)은 T1의 처음 상승에지에서 T2가 제1수신데이타(TXD0)를 나타내지 않는 상태이므로 상기 T2를 래치하는 것은 무의미하고, 이는 제1수신데이타(TXD0)가 아니다.
그리고, 상기 T2가 제1수신데이타(TXD0)의 두번째 비트인 '0'을 나타내는 지점은 제2D-플립플롭(D2)이 T1의 두번째 상승에지에서 래치하므로서 발생되는 지점이다. 이때 제3D-플립플롭(D3)은 T1의 두 번째 상승에지에서 제1수신데이타(TXD0)의 처음 비트인 '0'을 나타내는 T2를 래치한다.
이와같이 제2D-플립플롭(D2)은 한 프레임에서 발생하는 제1수신데이타(TXD0)의 두 비트인 '00'을 순차적으로 래치하고, 두 비트의 마지막 비트인 '0'을 다음 프레임의 제1수신데이타(TXD0)가 발생되기 전까지 유지한다.
그리고, 제3D-플립플롭(D3)은 상기 제2D-플립플롭(D2)보다 처음 프레임에서 제1수신데이타(TXD0)의 처음 비트인 '0'을 래치하고, 상기 다음 프레임의 제1수신데이타(TXD0)가 발생되기 전까지 래치한다. 그리고, 다음 프레임에서는 처음 프레임의 제1수신데이타(TXD0)의 두번째 비트인 '0'을 래치하고, 다음 프레임의 수신데이타의 처음비트인 '1'을 래치하고, 다시 다음 프레임의 수신데이타가 발생되기 전까지 유지한다.
그리고, 상기 제4D-플립플롭(D4)은 상기 제2D-플립플롭(D2)의 출력을 입력받아 래치한다.
여기서 상기 출력은 '00'이고, 상술하였듯이 로우로 나타난다. 상기 제4D-플립플롭(D4)의 클럭단자에는 C16K가 입력된다. 상기 C16K는 16KHz의 클럭이다. 그리고, 상기 제4D-플립플롭(D4)은 파워 온 오프시 클리어 된다.
이에 따라 상기 제4D-플립플롭(D4)은 상기 첫번째 프레임의 수신데이타 '00'을 C16K의 상승에지에서 순차적으로 출력한다. 이때 상기 제4D-플립플롭(D4)의 출력이 TP4이다. 상기 TP4는 상술하였듯이 TP2를 C16K의 상승에지에서 순차적으로 출력한다. 이에 따라 상기 제1수신데이타(TXD0)의 각 비트인 '00'은 16KHz로 신장된다.
한편 상기 TP3과 TP4는 제1멀티플렉서(MU1)에 입력된다. 이때 상기 제1멀티플렉서(MU1)의 셀렉터단자(SEL)에는 C8K가 입력된다. 이때 상기 C8K는 8KHz의 주기를 가지는 클럭이다. 이때 상기 제1멀티플렉서(MU1)는 상기 C8K가 하이일 경우에 TP3을 출력하고, 상기 C8K가 로우일 경우에 TP4를 출력한다. 이때 상기 출력이 TP5이다.
여기서 상기 제1TSAC(TSAC0)은 8KHz안에서 어디든지 미리 설정된 타임슬롯에서 발생할 수 있다. 이에 따라 제1멀티플렉서(MU1)의 출력은 제1수신데이타를 순차적으로 출력하여야 하므로 상기 제1TSAC(TSAC0)의 위치가 상기 C8K의 상태에 따라 그 출력의 순서가 변화되지 않아야 한다. 이에 따라 제1TSAC(TSAC0)의 위치가 상기 C8K가 하이와 로우일 때를 구분하여 상기 제1멀티플렉서(MU1)의 동작을 상세히 설명한다.
우선 상기 C8K가 하이일 경우에 제1TSAC(TSAC0)이 발생할 경우를 보자. 이와같은 경우에 제1멀티플렉서(MU1)는 상기 TP3을 출력한다. 이때 TP3은 첫번째 프레임의 제1수신데이타(TXD0)의 첫비트인 '0'을 나타낸다.
그리고 상기 제1멀티플렉서(MU1)가 상기 TP3을 출력할 동안에 상기 제4D-플립플롭(D4)은 C16K의 상승에지에 의하여 첫번째 프레임의 제1수신데이타(TXD0)의 첫비트인 '0'을 래치한다. 그러나 상기 제1멀티플렉서(MU1)가 하이이므로 상기 1번째 비트는 출력되지 않는다. 다시 상기 제4D-플립플롭(D4)은 상기 C16K의 상승에지에 의하여 첫 번째 프레임의 제1수신데이타(TXD0)의 두번째 비트인 '0'을 래치한다.
이때 상기 C8K는 로우로 전환한다.
이에 따라 상기 제1멀티플렉서(MU1)는 T4를 출력한다. 상술하였듯이 상기 제4D-플립플롭(D4)은 상기 C16K의 상승에지에 의하여 첫번째 프레임의 제1수신데이타(TXD0)의 두 번째 비트인 '0'을 출력하므로 T4는 첫번째 프레임의 제1수신데이타(TXD0)의 두번째 비트 '0'을 나타낸다.
이에 따라 상기 제1멀티플렉서(MU1)는 상기 첫번째 프레임의 제1수신데이타(TXD0)의 두 비트 '00'을 순차적으로 출력한다.
그리고, 상기 C8K가 로우일 경우에 제1TSAC(TSAC0)이 발생할 경우를 보자. 이와같은 경우에 제1멀티플렉서(MU1)는 상기 TP4를 출력한다. 이때 TP4는 이전 프레임의 제1수신데이타(TXD0)의 두 번째 비트를 래치하고 있는 상태이다. 이에 따라 상기 제1멀티플렉서(MU1)는 상기 이전상태를 나타내는 상기TP4를 출력한다.
그리고, 상기 제1멀티플렉서(MU1)가 상기 TP4를 출력하는 동안에 상기 제3D-플립플롭(D3)은 첫번째 프레임의 제1수신데이타(TXD0)의 첫비트인 '0'을 유지한다 이에 따라 상기 C8K가 하이로 변환함에 따라 상기 제1멀티플렉서(MU1)는 첫번째 프레임의 제1수신데이타(TXD0)의 첫비트를 나타내는 TP3을 출력한다.
그리고 상기 제1멀티플렉서(MU1)가 상기 TP3을 출력할 동안에 상기 제4D-플립플롭(D4)은 C16K의 상승에지에 의하여 첫번째 프레임의 제1수신데이타(TXD0)의 첫비트인 '0'을 래치한다. 그러나 상기 제1멀티플렉서(MU1)가 하이이므로 상기 1번째 비트는 출력되지 않는다. 다시 상기 제4D-플립플롭(D4)은 상기 C16K의 상승에지에 의하여 첫번째 프레임의 제1수신데이타(TXD0)의 두번째 비트인 '0'을 래치한다. 이때 상기 C8K는 로우로 전환한다.
이에 따라 상기 제1멀티플렉서(MU1)는 T4를 출력한다. 상술하였듯이 상기 제4D-플립플롭(D4)은 상기 C16K의 상승에지에 의하여 첫번째 프레임의 제1수신데이타(TXD0)의 두번째 비트인 '0'을 출력하므로 T4는 첫번째 프레임의 제1수신데이타(TXD0)의 두번째 비트 '0'을 나타낸다.
이에 따라 상기 제1멀티플렉서(MU1)는 상기 첫번째 프레임의 제1수신데이타(TXD0)의 두 비트 '00'을 순차적으로 출력한다.
상기 출력된 신호를 TP5라 한다. 상기 TP5는 제5D-플립플롭(D5)에 입력된다. 상기 제5D-플립플롭(D5)은 C16K를 입력받아 상기 T5를 상기 C16K의 상승에지에서 래치하여 출력한다. 상기 출력을 제1수신데이타 출력(TXD0OUT)이라 하고, 상기 제1수신데이타 출력(TXD0OUT)은 제1UART(UART0)에 입력된다.
이때 상기 제1수신데이타출력(TXD0OUT)의 각각의 비트의 크기는 16KHz이다. 그리고 제1멀티플렉서(MU1)의 셀렉터 신호인 C8K의 상태에 관계없이 입력되는 수신데이타(TXD)의 순서에 따라 순차적으로 출력된다.
상술한 수신데이타 제어부의 동작타이밍도를 도시한 것이 제4도이다.
이때 상기 제4도에 도시한 예는 상기 제1TSAC(TSAC0)이 C4M의 로우에서 발생할 경우를 나타낸다.
상기 제1TSAC(TSAC0)이 발생한 부분에서 TP1이 발생한다. 그리고, 제1수신데이타(TXD0)는 첫번째 프레임에서 '00'이 입력된다 상기 제1수신데이타가 나타나는 제1프레임의 T1구간을 상세히 도시한 것이 제5도이다.
이에 따라 상기 TP1의 첫 상승에지에서 T2가 상기 첫번째 프레임의 첫비트인 '0'을 나타내고, 다음 상승에지에서 T2는 상기 첫번째 프레임의 두번째 비트인 '0'을 나타낸다. 그리고, 상기 T1의 두번째 상승에지에서 T3은 첫번째 프레임의 첫비트인 '0'을 나타내는 T2를 래치한다. 그리고 C8K의 상승에지에서 T4는 상기 T2를 래치한다. 이때 C8K는 로우이므로 T5는 T4로 나타낸다. 이때 T4는 이전상태를 나타낸다. 그리고, 상기 C8K가 하이로 전환될 경우에 T5는 T3을 나타내고 이것이 첫 프레임의 첫 비트인 '0'을 나타내는 것이다. 그리고, 다시 C8M이 로우로 전환될 때 T5는 T4를 나타내고, 이것이 첫 프레임의 첫 비트인 '0'을 나타낸다.
한편 상기 T5를 C16K의 상승에지에서 래치한 것이 제1수신데이타출력(RXD0OUT)이다. 상기 출력의 처음 8KHz의 로우가 상기 첫 프레임의 '00'을 나타낸다. 이에 따라 한 비트의 데이타는 16KHz로 신장되었다.
한편 제1수신데이타(TXD0)는 두번째 프레임에서 '11'이 입력된다. 상기 제1수신데이타(TXD0)가 나타나는 두 번째 프레임의 T2구간을 상세히 도시한 것이 제6도 이다.
이에 따라 상기 TP1의 첫 상승에지에서 T2가 상기 두번째 프레임의 첫 비트인 '1'을 나타내고, 다음 상승에지에서 T2는 상기 두번째 프레임의 두번째 비트인 '1'을 나타낸다. 그리고 상기 T1의 두번째 상승에지에서 T3은 두번째 프레임의 첫비트인 '1'을 나타내는 T2를 래치한다. 그리고, C8K의 상승에지에서 T4는 상기 T2를 래치한다. 이때 C8K는 로우이므로 T5는 T4로 나타낸다. 이때 T4는 이전 상태를 나타낸다. 그리고, 상기 C8K가 하이로 전환될 경우에 T5는 T3을 나타내고 이것이 두번째 프레임의 첫비트인 '1'을 나타내는 것이다. 그리고, 다시 C8M이 로우로 전환될 때 T5는 T4를 나타내고, 이것이 두번째 프레임의 첫비트인 '1'을 나타낸다.
한편 상기 T5를 C16K의 상승에지에서 래치한 것이 제1수신데이타출력(RXD0OUT)이다. 상기 출력의 처음의 로우 다음의 8KHz의 하이가 상기 두번째 프레임의 '11'을 나타낸다. 이에 따라 한 비트의 데이타는 16KHz로 신장되었다.
한편 제1수신데이타(TXD0)는 세번째와 네번째 프레임에서 '10' '11'이 입력된다. 상기 제1수신데이타(TXD0)가 나타나는 세번째와 네번째 프레임의 T3과 T4의 구간을 상세히 도시한 것이 제7도와 제8도이다.
상술한 바와 같이 상기 제1수신데이타 제어부(TC0)는 입력되는 제1수신데이타(TXD0)를 16KHz로 신장하여 출력한다. 이에 따라 제2~제8수신데이타제어부(TC1~TC7)도 역시 상술한 바와 동일한 동작을 수행하여 제2~제8수신데이타(TXD1~TXD7)를 입력받아 제2~제8수신데이타출력(RXD1OUT~RXD7OUT)을 출력한다.
한편 상기 제1~제8수신데이타출력(RXD0OUT~RXD7OUT)은 제1~제8UART(UART0~UART7)에 각각 입력된다. 상기 제1~제8UART(UART0~UART7)는 상기 제1∼제8수신데이타출력(RXD0OUT∼RXD7OUT)을 입력받아 저장한다. 이때 상기 제1∼제8UART(UART0∼UART7)는 컴퓨터와 같은 기기와 연결되어 있다. 이때 상기 기기는 상기 제1~제8UART(UART0~UART7)의 상태를 알기 위한 제1~제8상태리드신호(Status Rd0 ~ Status Rd7)를 제1~제8UART(UART0~UART7)에 입력한다. 그리고 상기 기기는 상기 제1~제8UART(UART0~UART7)의 제1~제8수신데이타출력(RXD0OUT~RXD7OUT)을 리드하거나 또는 라이트를 위한 제1~제8명령신호(Command Wd0~Command Wd0)를 제1~제8UART(UART0~UART7)에 제공한다. 또한 상기 명령에 대응하여 제1~제8UART(UART0~UART7)는 데이타버스를 통하여 제1~제8수신데이타출력(RXD0OUT~RXD7OUT)을 기기에 전송하거나, 또는 기기로부터 데이타버스를 통하여 제1~제8수신데이타(TXD0~TXD7)를 전송 받는다.
이때 상기 제1~제8UART(UART0~UART7)는 상기 제1~제8송신데이타(TXD0~TXD7)를 제1~제8송신데이타제어부(TC0~TC7)에 제공한다. 이때 상기 제1~제8송신데이타제어부(TC0~TC7)는 상기 제1~제8송신데이타(TXD0~TXD7)를 2비트로 압축하고, 한 프레임에 대응하여 출력한다.
한편, 본 발명의 바람직한 실시예에서는 제1송신데이타(TXD0)를 '00111011'의 데이타를 순차적으로 입력하는 경우를 예로 들어 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
여기서 상기 제1송신데이타(TXD0)의 처리과정을 살펴봄으로서 나머지 송신데이타의 처리과정을 유추할 수 있다. 그러므로 나머지 부분에 대한 상세한 설명은 생략한다.
한편 상술되었듯이 상기 제1송신데이타(TXD0)는 한 타임슬롯 구간 안에 두 비트씩 입력되어야 한다. 이에 따라 상기 제1송신데이타(TXD0)는 2클럭의 BCLK의 크기이어야 한다.
상기 제1송신데이타제어부(TC0)의 상세한 회로를 도시한 것이 제9도이다. 상기 제3도에 도시한 제1전송 데이타 제어부(TC0)는 상술하였듯이 '00111011'을 입력받는다.
이에 따라 처음 프레임에서 '00'을 입력받아 상기 데이타를 압축하는 과정을 상세히 설명하겠다.
상기 제1TSAC(TSAC0)는 제6D-플립플롭(D6)의 입력단자(D)에 입력된다. 상기 제6D-플립플롭(D6)의 클리어단자(CLR)에는 파워 온 리셋(PORB)이 입력된다. 상기 제6D-플립플롭(D6)의 클럭은 C4M이 제공된다. 이에 따라 상기 제1TSAC(TSAC0)상기 C4M에 의하여 지연출력되고, 상기 제6D-플립플롭(D6)의 반전출력은 제9오아게이트(OR9)에 입력된다. 한편 상기 제9오아게이트(OR9)는 상기 제6D-플립플롭(D6)의 반전출력과 BCLK을 입력받는다. 이에 따라 상기 제9오아게이트(OR9)는 상기 두 신호가 동시에 로우일 경우에 로우의 출력을 발생한다. 이때 상기 제9오아게이트(OR9)의 출력이 TP6이다.
상기 TP6은 상기 제1TSAC(TSAC0)에서 두번의 로우상태를 가지는 신호이다. 한편 상기 TP6 은 제9인버터(INV8)에 의하여 반전되어 T-플립플롭(T)에 입력된다. 상기 T-플립플롭(T)은 상기 반전된 TP6을 입력받아 상기 T6의 처음 상승에지에서 상승하고, 다음 상승에지에서 하강하는 TP10을 출력한다. 상기 TP10은 제2멀티플렉서(MU2)의 셀렉터단자(SEL)에 입력된다. 상기 TP10은 BCLK의 한 주기에 하이로 나타내는 신호이다.
한편 제1송신데이타(TXD0)는 제8D-플립플롭(D8)의 입력단자(D)에 입력된다. 상기 제8D-플립플롭(D8)의 클럭단자에는 C16K가 입력된다. 이에 따라 상기 제8D-플립플롭(D8)은 상기 제1송신데이타(TXD0)를 상기 C16K의 상승에지에 출력한다. 이때 상기 출력되는 신호가 TP7이다. 상기 TP7은 다시 제9D-플립플롭(D9)에 입력된다.
상기 제8D-플립플롭(D8)의 클럭단자에는 C16K가 입력된다. 이에 따라 상기 제8D-플립플롭(D8)은 TP7을 상기 C16K의 상승에지에 출력한다. 이에 따라 상기 제1송신데이타(TXD0)는 연속적으로 지연출력되고, 다만 상기 제1송신데이타(TXD0)의 지연출력은 TP7이 한 비트씩 먼저 출력하고, 상기 TP8이 그 다음에 출력한다
한편 상기 TP7은 제7D-플립플롭(D7)에 입력된다. 이때 상기 제7D-플립플롭(D7)의 클럭단자에는 상기 TP6이 입력된다. 이에 따라 상기 TP6의 상승에지에서 상기 TP7을 출력한다. 상기 출력이 TP9이다.
한편 상기 TP9와 TP8은 제2멀티플렉서(MU2)에 입력된다. 이때 상기 제2멀티플렉서(MU2)는 상기 TP10이 하이일 경우에 TP8을 출력하고 상기 TP10이 로우상태일 경우에 TP9를 출력한다. 이때 출력되는 신호가 TP11이다. 상기 TP11은 제9D-플립플롭(D9)에 입력된다. 상기 제9D-플립플롭(D9)의 클럭단자는 상기 TP6을 입력받는다. 이에 따라 상기 TP11은 상기 TP6의 상승레지에서 상기 TP11을 출력한다. 이에 따라 상기 출력은 상기 제1TSAC(TSAC0)이 발생할 경우가 상기 TP11을 출력한다.
이때 상기 TP10은 BLCK의 한 비트 동안 발생된다. 이에 따라 상기 BCLK의 하이에서 T8을 출력함으로서 제1송신데이타(TXD0)의 처음 비트를 출력하고, 다시 TP10이 로우로 변환함에 따라 제1송신데이타(TXD0)의 두번째 비트를 출력한다. 상기TP10은 상기 제1송신데이타(TXD0)의 타임슬롯인 제1TSAC의 첫비트에서 하이로 나타나고, 두 번째 비트에서는 로우로 나타난다. 이에 따라 제2멀티플렉서(MU2)는 상기 T0의 하이에서 제1송신데이타(TXD0)의 첫번째 비트를 출력하고, 상기 T0이 로우로 변환되는 지점에서부터, 다음 프레임의 TSAC0이 발생하여 상기 T0이 다시 하이로 변환되기 전까지, 상기 제1송신데이타(TXD0)의 두번째 비트를 출력한다. 이때 상기 출력을 T11이라 한다. 상기 T11은 제10D-플립플롭(D10)에 입력된다. 상기 제10D-플립플롭(D10)의 클럭단자에는 T6이 입력된다. 이에 따라 상기 T6의 상승에지에서 상기 T11이 출력된다. 이때 출력되는 신호가 제1송신데이타출력(TXD0)이다.
상술한 제1송신데이타 제어부(TC0)의 동작타이밍도를 도시한 것이 제10도이다. 이때 상기 제10도에 도시한 예는 상기 제1TSAC(TSAC0)이 C4M의 로우에서 발생할 경우를 나타낸다.
상기 제1TSAC(TSAC0)이 발생한 부분에서 TP6이 로우로 발생한다. 그리고, 제1송신데이타(TXD0)는 '00111011'이 입력된다. 상기 TP7은 송신데이타를 C16K의 상승에지에서 출력하고, TP8은 상기 TP7을 C16K의 상승에지에서 출력한다.
제1프레임의 제1TSAC이 발생하는 T5부분을 상세히 도시한 것이 제11도이다. 상기 제11도에서 TP1의 하강에지에서 로우에서 하이로 변환하여 다시 TP1의 하강에지에서 하이에서 로우로 변환하는 TP10이 발생한다.
상기 TP10의 하이상태에서 TP11은 TP8을 출력한다. 이때 상기 TP8은 이전상태를 나타낸다. 그리고 상기 TP10이 로우로 발생될 지점부터는 TP9를 출력한다. 이때 TP9는 로우상태이고, 이것이 제1송신데이타의 첫비트 '0'이다. 상기 TP11이 TP6의 상승에지에서 출력되는 것이 제1송신데이타출력(TXD0OUT)이다. 이에 따라 상기 제1송신데이타출력(TXD0OUT)의 처음 비트와 두번째 비트는 제1TSAC(TSAC0)이 발생되는 부분에서 발생된다.
한편 제2프레임의 제1TSAC(TSAC0)이 발생하는 T5부분을 상세히 도시한 것이 제12도이다. 상기 제11도에서 TP10의 하이에서 TP11은 TP8을 출력한다. 이때 상기 TP8은 제1프레임의 제1송신데이타(TXD0)의 첫비트 '0'을 나타낸다. 그리고 상기 TP10이 로우로 발생될 지점부터는 TP9를 출력한다. 이때 TP9는 로우상태이고, 이것이 제2프레임의 제1송신데이타(TXD0)의 첫비트 '1'이다. 상기 TP11이 TP6의 상승에지에서 출력되는 것이 제1송신데이타출력(TXD0OUT)이다. 이에 따라 상기 제1송신데이타출력(TXD0OUT)의 처음비트와 두번째 비트는 제1TSAC(TSAC0)이 발생되는 부분에서 발생된다.
한편 제3, 제4, 제5프레임의 제1TSAC이 발생하는 T6, T7, T8부분을 상세히 도시한 것이 제13도, 제14도, 제15도 이다.
한편 상기 제1~제8수신데이타출력(TXD0OUT~TXD7OUT)은 송신데이타 결합부(14)에 입력된다. 이때 상기 송신데이타 결합부(14)는 상기 제1~제8수신데이타출력(TXD0OUT~TXD7OUT)을 한 라인에 결합하여 출력한다.
상기 송신데이타 결합부(14)를 상세히 도시한 것이 제16도이다. 상기 송신데이타결합부(14)는 제1~제8앤드게이트(AND0~AND7)로 구성된다. 상기 제1앤드게이트(AND0)는 제1수신데이타 출력(TXD0OUT)과 제1TSAC(TSAC0)을 입력받아 두 신호가 하이일 경우에 하이의 출력을 발생한다. 이때 상기 제1TSAC(TSAC0)은 상기 제1TSAC(TSAC0)이 유효한 구간에서만 하이이고, 나머지 부분에서 로우이므로 상기 제1앤드게이트(AND0) 출력은 제1TSAC(TSAC0)부분에서 나타나는 상기 제1수신데이타출력(TXD0OUT)의 상태에 대응한다.
한편 상기 제2~제8앤드게이트(AND1~AND7)도 역시 제1~제7송신데이타(TXD1~TXD8)의 각각의 타임슬롯에서 나타나는 상태에 대응한다.
상기 제1~제7앤드게이트(AND0~AND7)의 출력은 하나의 라인에 연결되어 출력된다. 이때 상기 제1~제8TSAC(TSAC0~TSAC7)은 각각 다른 시간에서 발생하므로 한 라인에 묶어 하나의 전송라인을 따라 외부로 출력된다.
상술한 바와 같이 본 발명은 다중 UART를 사용함에 있어서, 시분할방식을 채용하여 단일 송수신 라인을 사용할 수 있다. 이에 따라 외부의 입출력포트를 대폭적으로 감소시킬 수 있다. 그리고, 전송로를 감소시킨다. 이에 따라 기기의 가격을 감소시키고, 설치비용을 감소시키는 이점이 있다.

Claims (5)

  1. 시분할을 이용한 다중포트 범용 비동기 송수신기에 있어서, 상기 범용 비동기 송수신기의 수에 대응하는 타임슬롯을 발생하는 타임슬롯 발생부와, 수신데이타를 상기 타임슬롯에 따라 다수의 수신데이타들로 분리하는 수신데이타분리부와, 상기 수신데이타 분리부에서 분리된 다수의 수신데이타들을 각각 입력받아 신장하는 수신데이타 제어부들과, 상기 신장된 수신데이타들을 각각 제공받아, 연결되어 있는 기기에 전송하거나, 또는 상기 기기로부터 송신데이타들을 각각 제공받아 출력하는 범용비동기 송수신기들과, 상기 범용비동기 송수신기들로부터 송신데이타들을 각각 제공받아 상기 송신데이타들의 타임슬롯에 대응하는 위치에서 데이타를 압축하는 송신데이타 제어부들과, 상기 송신데이타 제어부들로부터 각각의 타임슬롯에 대응하는 위치에서 압축되어진 다수의 송신데이타들을 입력받아 하나의 데이타라인에 결합하는 출력하는 송신데이타 결합부를 구비하는 것을 특징으로 하는 시분할을 이용한 다중포트 범용 비동기 송수신기.
  2. 제1항에 있어서, 상기 수신데이타분리부가, 한 프레임마다 특정시간구간에서 발생하는 소정의 수의 타임슬롯들을 입력받아 반전하는 소정의 수의 인버터들과, 상기 소정의 수의 인버터들의 출력과 상기 수신데이타를 입력받아, 상기 각각의 타임슬롯에서 상기 수신데이타를 분리하는 논리게이트를 구비하는 것을 특징으로 하는 시분할을 이용한 다중포트 범용 비동기 송수신기.
  3. 제1항에 있어서, 상기 수신데이타제어부가, 상기 한 프레임마다 발생하는 분리된 수신데이타를 상기 범용비동기 송수신기에서 처리가능한 데이타의 형식으로 변환하기 위하여 상기 수신데이타를 신장하는 것을 특징으로 하는 수신데이타제어부를 구비하는 것을 특징으로 하는 시분할을 이용한 다중포트 범용 비동기 송수신기.
  4. 제3항에 있어서, 상기 수신데이타제어부가, 상기 한 프레임마다 상기 분리된 수신데이타에 대응하여 설정된 시간구간에서 발생되는 타임슬롯에서 상기 분리된 수신데이타를 래치하는 래치부와, 상기 래치부로부터 분리된 수신데이타를 입력받아 범용 비동기 송수신기에서 처리할 수 있는 주기로 상기 데이타를 변화하여 순차적으로 출력하는 수신데이타 출력부를 구비하는 것을 특징으로 하는 시분할을 이용한 다중포트 범용 비동기 송수신기.
  5. 제4항에 있어서, 상기 래치부가, 상기 한 프레임마다 상기 분리된 수신데이타에 대응하여 설정된 시간구간에서 발생되는 타임슬롯을 입력받아 반전지연출력하는 제1래치와, 상기 래치로부터 발생되는 신호가 타임슬롯을 나타태는 경우에 바이트클럭을 출력하는 논리게이트와, 상기 논리게이트의 출력을 입력받아 상기 분리된 수신데이타를 출력하는 제2래치와, 상기 논리게이트의 출력을 입력받아 상기 제2래치의 출력을 출력하는 제3래치를 구비하는 것을 특징으로 하는 시분할을 이용한 다중포트 범용 비동기 송수신기.
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