KR0182499B1 - Variable-length code converter and conversion method thereof - Google Patents
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Abstract
엔트로피방법을 이용하여 부호화하는 기능을 갖는 디지탈 시스템에 있어서, 입력되는 가변장부호를 일정길이의 부호로 변환하는 장치 및 방법에 관한 것이다.In a digital system having a function of encoding using an entropy method, the present invention relates to an apparatus and method for converting an input variable length code into a code having a predetermined length.
이러한 변환장치의 구성은 엔트로피 부호화방법으로 디지탈 데이타를 가변장부호로 부호화하는 기능을 갖고, 이 가변장부호에 대한 유효길이정보 및 유효자리수결정정보신호를 출력하는 디지탈 시스템에 있어서, 로드제어신호 LOAD에 의해 상기 가변장부호의 데이타를 16비트의 라인으로 병렬로 입력하여서, 상기 가변장부호의 유효길이정보신호 HCL0∼HCL3에 의해 이 유효길이정보만큼 상기 입력데이타를 시프트하는 제1 및 제2 시프트레지스터(10a,10b)와, 상기 시프트레지스터(10a,10b)에서 각각 16비트의 병렬데이타를 입력하여서, 유효자리수결정정보신호 QS0∼QS3에 의하여 이 유효자리수에 대응하는 상기 제2 시프트레지스터(10b)의 출력비트를 결정하여 상기 제1 시프트레지스터(10a)의 데이타와 멀티플렉싱하는 멀티플렉서(20)를 포함하여 입력된 가변장부호를 16비트의 데이타로 변환하는 것을 특징으로 한다.The structure of such a conversion device has a function of encoding digital data by variable length code by an entropy encoding method, and outputs the effective length information and the effective digit determination information signal for the variable length code, in a load control signal LOAD. First and second shift registers 10a which input the data of the variable length code in parallel on a 16-bit line and shift the input data by this effective length information by the effective length information signals HCL0 to HCL3 of the variable length code. , 10b) and 16 bits of parallel data are inputted from the shift registers 10a and 10b, respectively, and the output of the second shift register 10b corresponding to this significant digit is determined by the significant digit determination information signals QS0 to QS3. A variable ledger including a multiplexer 20 for determining a bit and multiplexing the data of the first shift register 10a The call is converted into 16 bits of data.
Description
제1도는 본 발명에 의한 가변장 부호 변환장치의 회로도.1 is a circuit diagram of a variable length code conversion device according to the present invention.
제2도(a)와 (b)는 각각 시프트레지스터와 멀티플렉서에서 입출력되는 신호의 관계표.2 (a) and (b) are relationship tables of signals input and output from the shift register and the multiplexer, respectively.
제3도(a)와 (b)는 상기 제1도에 도시된 가변장 부호 변환장치에 적용되는 변환방법을 설명하기 위한 입출력신호의 관계표.(A) and (b) are relationship tables of input / output signals for explaining the conversion method applied to the variable length code conversion device shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10a, 10b : 시프트레지스터 20 : 멀티플렉서10a, 10b: Shift register 20: Multiplexer
본 발명은 가변장 부호 변환장치 및 그 변환방법에 관한 것으로서, 구체적으로는 가변장부호(variable-length code)를 고정길이(fixed-length)의 데이타로 변환하는 장치 및 그 변환방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable length code conversion device and a conversion method thereof, and more particularly, to a device for converting a variable-length code into fixed-length data and a conversion method thereof.
상기 가변장부호는, 일반적인 디지탈데이타를 부호화할때, 부호할당 방법에서 엔트로피(entropy)부호를 사용할 경우에 얻어지는 것으로서, 그 부호의 길이가 변화된다.The variable length code is obtained when an entropy code is used in a code assignment method when encoding general digital data, and the length of the code is changed.
따라서, 본 발명은 디지탈 데이타를 엔트로피 부호로 부호화하는 시스템, 예를들어 디지탈 비디오 테이프 레코더 또는 영상압축장치등에 적용될 수 있는 기술이다.Accordingly, the present invention is a technique that can be applied to a system for encoding digital data with an entropy code, for example, a digital video tape recorder or an image compression device.
통상적으로, 엔트로피 부호화 방법을 응용하는 시스템에서는 디지탈데이타의 부호길이가 가변되기 때문에 이 가변장부호가 전송로를 통해 전송되게 하기 위한 송,수신장치를 구비하여야 하는 데, 이러한 송수신장치는 구조적으로 복잡할 뿐만아니라 제조단가를 높히는 주요원인이 되게 하였다.In general, in a system applying an entropy encoding method, since the code length of digital data is variable, a transmission / reception device for transmitting the variable length code through a transmission path should be provided. In addition, it has become a major reason for raising the manufacturing cost.
또한, 엔트로피 부호화 방법을 응용하는 특정시스템에서는 상기 가변장부호를 고정길이의 데이타로 변환하는 변환 장치를 구비하고 있으나, 이러한 변환장치도 구조가 복잡하여 상기 시스템의 제조단가를 상승시키는 요인이 되었다. 이에따라, 본 발명은 가변장부호를 고정길이의 데이타로 변환하는 장치를 2개의 시프트레지스터와 하나의 멀티플렉서로 구성된 간략한 구조로 구현할 수 있어 시스템의 제조비용을 저감시킬 수 있는 가변장부호 변환장치 및 그 변환방법을 제공하는 데 목적이 있다.In addition, although a specific system applying the entropy encoding method includes a conversion device for converting the variable length code into fixed-length data, such a conversion device has a complicated structure, which increases the manufacturing cost of the system. Accordingly, the present invention can implement a device for converting a variable length code into fixed-length data in a simple structure consisting of two shift registers and one multiplexer, and thus can reduce the manufacturing cost of the system and its variable length converter The purpose is to provide a conversion method.
본 발명의 특징에 의하면, 엔트로피 부호화방법으로 가변장 부호를 일정길이의 데이타로 변환하는 가변장 부호의 변환장치는 로드제어신호 LOAD에 의해서는 가변장부호의 데이타를 모두 시프트하고 병렬로 16비트 모두를 입력하며, 상기 가변장 부호의 유효길이 정보신호 HCL0∼HCL3에 의해 이 유효길이 정보만큼 내부의 데이타를 시프트하고 입력데이타중 유효길이의 정보만을 레지스터에 저장하는 제1 및 제2 시프트 레지스터(10a),(10b)와, 상기 시프트레지스터(10a),(10b)에서 각각 16비트의 병렬 데이타를 입력하여, 유효자리수 결정 정보신호 QS0∼QS3에 의하여 이 유효자리수에 대응하는 상기 제2 시프트레지스터(10b)의 출력비트를 결정하여 이 결정된 데이타와 상기 제1 시프트레지스터(10a)의 데이타를 멀티플렉싱하는 멀티플렉서(20)를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, a variable length code conversion device for converting a variable length code into a data of a predetermined length by an entropy encoding method shifts all the data of the variable length code by a load control signal LOAD and stores all 16 bits in parallel. First and second shift registers 10a for inputting and shifting the internal data by the valid length information signals HCL0 to HCL3 of the variable length code and storing only the information of the valid length among the input data in the register. And (10b) and 16 bits of parallel data are inputted from the shift registers 10a and 10b, respectively, and the second shift register 10b corresponding to this significant digit by the significant digit determination information signals QS0 to QS3. And a multiplexer 20 for determining an output bit of the multiplexer and multiplexing the determined data and the data of the first shift register 10a. Shall be.
상기 가변장부호의 유효길이 정보신호 HCL0∼HCL3는 본 발명의 변환장치가 적용될 디지탈 시스템에서 직접 출력되는 신호이지만, 상기 변환장치에서 가변장부호의 유효길이정보를 출력하는 수단은 별도로 부가될 수 있다.The effective length information signals HCL0 to HCL3 of the variable length code are signals directly output from the digital system to which the converter of the present invention is applied, but means for outputting the effective length information of the variable length code in the converter may be separately added.
상기 유효자리수결정 정보신호 QS0∼QS3는 본 발명의 변환 장치가 적용되는 디지탈시스템에서 직접 출력되는 신호이지만, 유효자리수결정정보를 출력하는 수단을 상기 변환장치에 별도로 부가될 수 있다.The significant digit determination information signals QS0 to QS3 are signals that are output directly from the digital system to which the conversion apparatus of the present invention is applied, but means for outputting the significant digit determination information may be separately added to the conversion apparatus.
상기 유효자리수결정 정보출력수단은 0으로 초기화된 상태에서 이 초기화값과 제1의 상기 유효길이정보를 가산하여 16으로 나누고, 이 나누어진 나머지와 제2의 유효길이정보를 가산하여 다시 16으로 나누는 방법을 이용하여 각 나머지가 상기 유효자리수결정정보에 대응하게 하는 것을 특징으로 한다.The effective digit determination information output means adds the initial value and the first valid length information in a state of initializing to 0, divides it by 16, adds the remaining remainder and the second effective length information, and divides it into 16 again. It is characterized in that each remainder corresponds to the significant digit determination information using the method.
본 발명의 다른 특징에 의하면, 로드제어신호 LOAD에 의해 상기 가변장부호의 데이타를 16비트라인으로 입력하여 소정의 비트정보에 따라 시프트하는 제1 및 제2 시프트레지스터(10a, 10b)와, 이 시프트레지스터(10a, 10b)에서 출력하는 각 16비트 데이타를 소정의 결정정보에 따라 멀티플렉싱하는 멀티플렉서(20)를 포함하되 상기 가변장부호를 엔트로피부호화방법에 의해 일정길이의 데이타로 변환하는 변환장치의 변환방법에 있어서, 상기 가변장부호의 데이타를 가변장부호의 유효길이 정보신호에 대응하는 비트수만큼 직렬로 시프트하는 스텝과, 제1 및 제2 시프트레지스터(10a, 10b)중 어느 하나에서 출력되는 16비트 데이타에서 유효자리수 결정정보신호에 대응하는 복수의 비트데이타를 선택하는 스텝과, 상기 선택된 복수비트의 데이타를 상기 다른 하나의 시프트레지스터에서 출력되는 16비트 데이타와 멀티플렉싱하는 스텝을 포함하는 것을 특징으로 한다.According to another aspect of the invention, the first and second shift registers 10a and 10b for inputting the variable length code data into the 16-bit line by the load control signal LOAD and shifting the data according to predetermined bit information, and the shift A conversion apparatus including a multiplexer 20 for multiplexing each 16-bit data output from the registers 10a and 10b according to predetermined decision information, and converting the variable length code into data having a predetermined length by an entropy encoding method. A method for shifting data of the variable length code by the number of bits corresponding to the effective length information signal of the variable length code, and 16 bits output from any one of the first and second shift registers 10a and 10b. Selecting a plurality of bit data corresponding to the significant digit determination information signal from the data; It characterized by including the step of multiplexing the 16-bit data output from the shift register.
이하 본 발명의 실시예를 첨부도면에 의거하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 의한 가변장부호변환장치의 회로도이다. 제1도에서, 가변장부호의 데이타는 16비트라인을 따라 제1 시프트레지스터(10a)에 인가되고, 로드(load) 제어신호 LOAD는 상기 가변장부호의 데이타의 유효길이 정보신호가 16비트인 경우로 시프트레지스터(10a, 10b)에 새로운 16비트 데이타를 입력시키는 제어신호로서 상기 시프트레지스터(10a, 10b)에 공통으로 인가되며, 상기 가변장부호의 데이타에 있어 유효한 길이정보신호인 HCL∼HCL3는 또한 상기 시프트레지스터(10a, 10b)에 공통으로 인가되어있다. 아울러, 상기 제1 및 제2 시프트레지스터(10a, 10b)에서 출력된 각 16비트신호는 유효자리수결정정보신호 QS0∼QS3와 함께 멀티플렉서(Multiplexer(20))로 제공된다.1 is a circuit diagram of a variable length code conversion device according to the present invention. In FIG. 1, the variable length code data is applied to the first shift register 10a along a 16 bit line, and the load control signal LOAD is a case where the effective length information signal of the variable length code data is 16 bits. The control signals for inputting new 16-bit data into the shift registers 10a and 10b are commonly applied to the shift registers 10a and 10b, and HCL to HCL3, which are valid length information signals for the variable length data, are also described above. Commonly applied to the shift registers 10a and 10b. In addition, each 16-bit signal output from the first and second shift registers 10a and 10b is provided to the multiplexer 20 together with the effective digit determination information signals QS0 to QS3.
이와같이 구성된 본 발명의 변환장치는 엔트로피부호로 디지탈데이타를 부호화하는 기능을 갖는 디지탈시스템에 탑재 또는 분리 접속되게 구성할 수 있으며, 어느 경우에도 상기 디지탈시스템(도면에 미도시되었음)에서 가변장부호와, 이 신호의 유효길이정보신호 HCL0∼HCL3와, 유효자리수결정 정보신호 QS0∼QS3 및 로드제어신호를 출력한다.The converter according to the present invention configured as described above may be configured to be mounted or separated connected to a digital system having a function of encoding digital data by an entropy code. In any case, the variable length code may be used in the digital system (not shown). The effective length information signals HCL0 to HCL3 of this signal, the effective digit determination information signals QS0 to QS3, and the load control signal are output.
제2도(a)와 (b)는 제1도에 도시된 제1 및 제2 시프트레지스터(10a, 10b)와 멀티플렉서(20)에 입출력신호의 예를 보여주고 있다.2A and 2B show examples of input / output signals to the first and second shift registers 10a and 10b and the multiplexer 20 shown in FIG.
먼저, 상기 디지탈시스템에서 출력된 가변장부호의 데이타는 로드제어신호 LOAD와 유효길이정보신호 HCL0∼HCL3에 의해 이 정보신호값만큼 시프트 및 입력을 로드한다.First, the variable length code data output from the digital system loads the shift and input by this information signal value by the load control signal LOAD and the effective length information signals HCL0 to HCL3.
예를들어, 상기 시프트레지스터(10a)의 입력 데이타중 최하위 3비트가 유효한 비트데이타라면 상기 유효길이 정보신호값은 3이 되어서 최하위비트(a,b,c)(제2도(a) 참조)가 제1 시프트레지스터에 저장되어 출력된다. 제2도(a)를 참조하여 설명하면, 유효길이정보신호 HCL0∼HCL3의 값이 4이면 시프트레지스터는 4비트 시프트하고 입력데이타의 최하위 4비트(a,b,c,d)를 저장하여 출력하고, 유효길이 정보신호값이 5라면 시프트레지스터는 5비트 시프트하고 입력데이타의 최하위 5비트(a,b,c,d,e)를 저장하여 출력한다.For example, if the least significant 3 bits of the input data of the shift register 10a are valid bit data, the valid length information signal value is 3, and the least significant bits (a, b, c) (see FIG. 2 (a)). Is stored in the first shift register and output. Referring to FIG. 2 (a), if the value of the effective length information signals HCL0 to HCL3 is 4, the shift register shifts 4 bits and stores and outputs the least significant 4 bits (a, b, c, d) of the input data. If the valid length information signal value is 5, the shift register shifts 5 bits and stores and outputs the least significant 5 bits (a, b, c, d, e) of the input data.
제2도(a)에서, a∼p는 시프트레지스터(10a, 10b)에서 출력하는 데이타중 유효한 비트데이타를 가리키고, O∼F는 이전에 저장되어 있던 비트데이타를 가리킨다.In Fig. 2 (a), a to p indicate valid bit data among data output by the shift registers 10a and 10b, and O to F indicate bit data previously stored.
한편, 상기 시프트레지스터(10a, 10b)에서 출력되는 각 16비트의 데이타를 입력하는 멀티플렉서(20)에서는 유효자리수결정정보 QS0∼QS3에 의해 상기 두 시프트레지스터의 출력을 멀티플렉싱하여 출력한다.On the other hand, in the multiplexer 20 for inputting 16-bit data output from the shift registers 10a and 10b, the outputs of the two shift registers are multiplexed by the effective digit determination information QS0 to QS3.
예를들어, QS0∼QS3의 값이 4이면 제2 시프트레지스터(10b)의 출력데이타중 최하위 4비트 데이타 즉,(m,n,o,p)가 선택되어서 제1 시프트레지스터의 최상위 12비트 즉(0,1,2,3,4,5,6,7,8,9,A,B)와 멀티플렉싱되어 출력한다.For example, if the value of QS0 to QS3 is 4, the lowest 4 bits of data, i.e., (m, n, o, p), is selected among the output data of the second shift register 10b so that the most significant 12 bits of the first shift register are selected. Output is multiplexed with (0,1,2,3,4,5,6,7,8,9, A, B).
(제2도(b) 참조)(See Figure 2 (b))
또한, QS0∼QS3의 값이 5이면 제2 시프트레지스터(10b)의 출력데이타(l,m,n,o,p)가 선택되어서 제1 시프트레지스터(10a)의 최상위 11비트(0,1,2,3,4,5,6,7,8,9,A)와 멀티플렉싱된다. 상기 유효자리수결정정보신호 QS0∼QS3에 따라 멀티플렉싱하여 출력되는 데이타의 예를 제2도(b)에서 구체적으로 보여주고 있다.If the value of QS0 to QS3 is 5, the output data (l, m, n, o, p) of the second shift register 10b is selected so that the most significant 11 bits (0, 1, 1) of the first shift register 10a are selected. 2,3,4,5,6,7,8,9, A). An example of data multiplexed and output according to the significant digit determination information signals QS0 to QS3 is shown in detail in FIG.
이와같이, 유효길이정보신호 HCL0∼HCL3에 따라 가변장부호의 데이타중 유효데이타가 출력되게 시프트되고, 유효자리수 결정정보신호 QS0∼QS3에 따라 제1 및 제2 시프트레지스터의 출력데이타를 멀티플렉싱하여, 16비트의 고정길이를 갖는 데이타가 출력되는 과정을 제3도(a)와 (b)에 의거하여 상세히 설명한다.In this way, the valid data of the variable length code is shifted to be output in accordance with the effective length information signals HCL0 to HCL3. The process of outputting data having a fixed length of will be described in detail with reference to FIGS. 3A and 3B.
스텝1) 처음에 제1 시프트레지스터(10a)에 유효길이정보가 5인 1의 데이타가 입력되면, 다음의 클럭 동기에서 제1 시프트레지스터에는 상기 1 데이타가 최하위비트에서 나타나고 그리고 제2 시프트레지스터에는 영향을 주지 않는다.Step 1) First, when data of 1 having effective length information of 5 is input to the first shift register 10a, the first data is displayed in the least significant bit in the first shift register and the second shift register is input in the next clock synchronization. Does not affect
스텝2) 두번째의 제1 시프트레지스터(10a)의 유효입력데이타 10가 입력되면(유효길이정보는 6임), 다음의 클럭동기에서 제1 시프트레지스터(10a)의 최하위비트에서 상기의 두번째 입력데이타가 나타나고 그리고 이미 최하위비트에 있었던 상기 첫번째의 5비트 입력데이타 1는 상기 유효길이정보만큼 좌측으로 시프트되어진다.Step 2) When the valid input data 10 of the second first shift register 10a is input (the valid length information is 6), the second input data at the least significant bit of the first shift register 10a at the next clock synchronization. Appears and the first 5-bit input data 1 that was already in the least significant bit is shifted left by the effective length information.
이때에도 제2 시프트레지스터(10b)에는 아무런 영향을 주지 않는다.At this time, the second shift register 10b has no effect.
스텝3) 세번째의 유효입력데이타 01111000011(유효길이정보는 11)가 입력되면, 이때까지 제1 시프트레지스터(10a)에 입력된 데이타는 16비트를 넘게 된다.(상기에서는 모두 22비트임)Step 3) When the third valid input data 01111000011 (valid length information is 11) is input, the data input to the first shift register 10a by this time exceeds 16 bits. (The above are all 22 bits.)
한편, 상기 세번째 입력데이타는 제1 시프트레지스터(10a)의 출력중 최하위 11비트에서 나타나고, 아울러 앞서 입력된 11비트의 데이타는 좌측으로 시프트되어서 제2 시프트레지스터(10b)로 직렬로 시프트된다.On the other hand, the third input data appears in the least significant 11 bits of the output of the first shift register 10a, and the previously input 11-bit data is shifted to the left to be shifted in series to the second shift register 10b.
상기 제1 시프트레지스터는 제2 시프트레지스터와 마찬가지로 16비트 시프트레지스터이기 때문에 두번째 유효 6비트의 입력데이타중 최하위 5비트와 세번째의 유효 11비트만 상기 제1 시프트레지스터(10a)에서 출력되고, 상기 두번째 데이타중 나머지 1비트와 첫번째 5비트 유효입력데이타는 제2 시프트레지스터에서 출력된다.Since the first shift register is a 16-bit shift register like the second shift register, only the lowest 5 bits and the third valid 11 bits of the second valid 6-bit input data are outputted from the first shift register 10a. The remaining one bit of the data and the first five bits of valid input data are output from the second shift register.
스텝4) 네번째의 유효입력데이타 00111011010가 입력되면, 상기 스텝1)∼스텝3)에서와 동일한 방법으로 시프트된다.Step 4) When the fourth valid input data 00111011010 is input, it shifts in the same manner as in Steps 1) to 3).
스텝5) 다섯번째의 유효입력데이타가 16비트이므로 이 입력데이타가 그대로 상기 제1 시프트레지스터(10a)에 입력되고, 이 제1 시프트레지스터(10a)의 출력은 제2 시프트레지스터(10b)에 그대로 입력된 바와같이 16비트 시프트된다.Step 5) Since the fifth valid input data is 16 bits, this input data is input directly to the first shift register 10a, and the output of the first shift register 10a is directly supplied to the second shift register 10b. It is shifted 16 bits as input.
이와같이, 제1 시프트레지스터(10a)에 입력된 가변장부호가 최하위비트에 위치하므로 이 가변장부호의 유효길이만큼 앞서 입력된 데이타를 좌측으로 시프트한다.As described above, since the variable length code input to the first shift register 10a is located at the least significant bit, the data inputted earlier by the effective length of the variable length code is shifted to the left.
다음은, 제3도(b)를 근거로 하여, 상기 제1 및 제2 시프트레지스터에서 출력된 데이타를 멀티플렉싱하여 출력하는 과정을 설명한다.Next, a process of multiplexing and outputting data output from the first and second shift registers based on FIG. 3 (b) will be described.
제3도(b)에서는 앞서 시프트동작을 수행한 제1 및 제2 시프트레지스터(10a, 10b)의 출력이 유효자리수결정정보 QS0∼QS3에 의해 멀티플렉싱된 것을 보여주고 있다.FIG. 3 (b) shows that the outputs of the first and second shift registers 10a and 10b which have previously performed the shift operation are multiplexed by the significant digit determination information QS0 to QS3.
제3도(b)에서, 유효자리수결정정보 QS0∼QS3는 초기에 0으로 리세트된 상태에서, 입력되는 가변장부호의 유효길이정보를 가산한 값을 16으로 나눈 나머지값이다.In Fig. 3 (b), the effective digit determination information QS0 to QS3 is the remaining value obtained by dividing the value obtained by adding the effective length information of the variable length code to be inputted in the state of being initially reset to zero.
스텝1)에서는 리세트된 유효자리수결정정보가 0이고, 이어 유효길이정보가 5인 가변장부호가 입력되면 스텝2)에서의 유효자리수결정정보는 5가 된다.In step 1), if the reset significant digit determination information is 0 and then the variable length code having the effective length information 5 is input, the significant digit determination information in step 2) becomes five.
이상태에서, 유효길이가 6인 가변장부호가 입력되면 유효자리수결정정보는 11이 되고, 이어서 유효길이가 11인 가변장부호가 입력되면 유효자리수결정정보는 6(22÷16에서 나머지 6)이 된다.In this state, if the variable length code having an effective length of 6 is inputted, the effective digit determination information becomes 11, and if the variable length code with an effective length of 11 is inputted, the effective digit determination information becomes 6 (the remaining 6 in 22 ÷ 16).
이와같이, 유효자리수결정정보에 따라 제2시프트레지스터(10b)의 최하위 비트수가 결정된다.In this manner, the least significant bit number of the second shift register 10b is determined according to the effective digit determination information.
즉, 제3도(b)의 스텝4)에서와 같이, 유효자리수결정 정보가 6이면, 제2시프트레지스터(10b)의 출력중 최하위 6비트 10(제3도(a)의 스텝 4 참조)가 결정되어 제1 시프트레지스터(10a)의 최상위 10비트 0001001111와 멀티플렉싱된다.That is, as in step 4 of FIG. 3 (b), if the effective digit determination information is 6, the least significant 6 bits 10 of the output of the second shift register 10b (see step 4 of FIG. 3 (a)). Is determined and multiplexed with the most significant 10 bits 0001001111 of the first shift register 10a.
이때 멀티플렉싱된 데이타는 0000100001001111가 된다.In this case, the multiplexed data becomes 0000100001001111.
제3도(b)의 스텝5)의 경우와 같이 유효자리수결정정보가 1이면, 제2 시프트레지스터(10b)의 출력중 최하위 1비트 0이 선택되어 제1 시프트레지스터(10a)의 최상위 15비트 000110011101101와 멀티플렉싱된다.As in the case of step 5 of FIG. 3 (b), if the effective digit determination information is 1, the least significant bit 0 of the output of the second shift register 10b is selected so that the most significant 15 bits of the first shift register 10a are selected. Multiplexed with 000110011101101.
이때의 멀티플렉서(20)의 출력데이타는 제3도(b)의 스텝7)과 같이 0000110 011101101된다.The output data of the multiplexer 20 at this time is 0000110 011101101 as in step 7 of FIG. 3 (b).
이와같이 멀티플렉서(20)에서는 16비트의 고정된 데이타가 출력된다.In this manner, the multiplexer 20 outputs 16 bits of fixed data.
이상에서 설명한 바와같이 본 발명은 데이타의 길이가 변화하는 가변장코드를 일정한 비트(특히 16비트)의 데이타로 변환하여 전송로에 의해 전송할 수 있다.As described above, the present invention can convert a variable long code having a variable length of data into data of a predetermined bit (especially 16 bits) and transmit the data by a transmission path.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021661A KR0182499B1 (en) | 1991-11-29 | 1991-11-29 | Variable-length code converter and conversion method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021661A KR0182499B1 (en) | 1991-11-29 | 1991-11-29 | Variable-length code converter and conversion method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930010713A KR930010713A (en) | 1993-06-23 |
| KR0182499B1 true KR0182499B1 (en) | 1999-05-15 |
Family
ID=19323818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910021661A KR0182499B1 (en) | 1991-11-29 | 1991-11-29 | Variable-length code converter and conversion method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0182499B1 (en) |
-
1991
- 1991-11-29 KR KR1019910021661A patent/KR0182499B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930010713A (en) | 1993-06-23 |
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