KR0182028B1

KR0182028B1 - Logic gate circuit using mos-transistor

Info

Publication number: KR0182028B1
Application number: KR1019950021015A
Authority: KR
Inventors: 김범연
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-07-18
Filing date: 1995-07-18
Publication date: 1999-04-15
Also published as: KR970008886A

Abstract

이 발명은 모스 전계효과 트랜지스터(MOS FET : Metal Oxide semiconductor Field Effect Transistor)를 이용하여 논리곱회로(Logic AND circuit)와 논리합회로(Logic OR circuit)를 구성한 논리게이트 회로에 관한 것으로서, 종래의 회로에 비해 트랜지스터 갯수를 2개 줄일 수 있는 2입력, 3입력 및 4입력 논리합회로와 2입력, 3입력 및 4입력 논리곱회로를 제공할 수 있으며, 입력전압의 레벨에 관계없이 출력전압의 로우레벨이 0볼트보다 큰 전압을 갖게 하고 출력전압의 하이레벨이 5볼트보다 작은 전압을 갖게 함으로써 출력전압의 로우레벨로의 전이속도 및 하이레벨로의 전이속도를 개선할 수 있다.The present invention relates to a logic gate circuit comprising a logic AND circuit and a logic OR circuit using a metal oxide semiconductor field effect transistor (MOS FET). In comparison, two-input, three-input and four-input logic sum circuits and two-input, three-input and four-input logic circuits can be provided to reduce the number of transistors by two, and the low level of the output voltage By having a voltage greater than 0 volts and having a high level of the output voltage less than 5 volts, the transition rate of the output voltage to the low level and the transition rate to the high level can be improved.

Description

Logic gate circuit using MOS transistor

제1도는 이 발명의 원리를 설명하는 조합 모스회로를 도시한 것이고,1 shows a combined MOS circuit illustrating the principle of this invention,

제2도는 상기 제1도의 입출력 특성을 도시한 것이고,FIG. 2 illustrates the input / output characteristics of FIG.

제3도는 이 발명의 제1실시예에 따른 2입력 논리합회로를 도시한 것이고,3 shows a two-input logic sum circuit according to the first embodiment of this invention,

제4도~제6도는 상기 제3도에 도시된 회로의 입출력 파형을 도시한 것이고,4 to 6 show input and output waveforms of the circuit shown in FIG.

제7도는 이 발명의 제2실시예에 따른 3입력 논리합회로를 도시한 것이고,7 shows a three-input logic sum circuit according to a second embodiment of this invention,

제8도~제11도는 상기 제7도에 도시된 회로의 입출력 파형을 도시한 것이고,8 to 11 show input and output waveforms of the circuit shown in FIG.

제12도는 이 발명의 제3실시예에 따른 4입력 논리합회로를 도시한 것이고,12 shows a four-input logic sum circuit according to a third embodiment of this invention,

제13도~제17도는 상기 제12도에 도시된 회로의 입출력 파형을 도시한 것이고,13 to 17 show input and output waveforms of the circuit shown in FIG.

제18도는 이 발명의 제4실시예에 따른 2입력 논리곱회로를 도시한 것이고,18 illustrates a two-input AND circuit according to a fourth embodiment of the present invention.

제19도~제21도는 상기 제18도에 도시된 회로의 입출력 파형을 도시한 것이고,19 to 21 show input and output waveforms of the circuit shown in FIG. 18,

제22도는 이 발명의 제5실시예에 따른 3입력 논리곱회로를 도시한 것이고,22 shows a three-input AND circuit according to a fifth embodiment of the present invention,

제23도~제26도는 상기 제22도에 도시된 회로의 입출력 파형을 도시한 것이고,23 to 26 show input and output waveforms of the circuit shown in FIG. 22,

제27도는 이 발명의 제6실시예에 따른 4입력 논리곱회로를 도시한 것이고,27 shows a four-input AND circuit according to a sixth embodiment of the present invention.

제28도~제32도는 상기 제27도에 도시된 회로의 입출력 파형을 도시한 것이고,28 to 32 show input and output waveforms of the circuit shown in FIG. 27,

제33도는 일반적인 2입력 논리합회로를 도시한 것이고,33 shows a typical two-input logic sum circuit,

제34도~제36도는 상기 제33도에 도시된 회로의 입출력 파형을 도시한 것이고,34 to 36 show input and output waveforms of the circuit shown in FIG.

제37도는 일반적인 2입력 논리곱회로를 도시한 것이고,37 shows a typical two-input AND circuit,

제38도~제40도는 상기 제37도에 도시된 회로의 입출력 파형을 도시한 것이다.38 to 40 show input and output waveforms of the circuit shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

MP1~MP16 : P모스 트랜지스터 MN1~MN16 : N모스 트랜지스터MP1 to MP16: P-MOS transistor MN1 to MN16: N-MOS transistor

이 발명은 논리게이트 회로(Logic gate circuit)에 관한 것으로서, 더욱 상세하게 말하자면 모스 전계효과 트랜지스터(MOS FET : Metal Oxide semiconductor Field Effect Transistor)를 이용하여 논리곱회로(Logig AND circuit)와 논리합회로(Logic OR circuit)를 구성한 논리게이트 회로에 관한 것이다.The present invention relates to a logic gate circuit, and more specifically, a logic AND circuit and a logic circuit using a metal oxide semiconductor field effect transistor (MOS FET). An OR circuit) relates to a logic gate circuit.

통상, 부울 대수(Boolean algebra)를 따르는 논리 게이트는 반도체 기술의 발달에 힘입어 트랜지스터-트랜지스터 로직(TTL : Transistor-Transistor Logic)의 집적회로로 제작되고 있다.In general, logic gates that follow Boolean algebra are being manufactured as integrated circuits of transistor-transistor logic (TTL), thanks to the development of semiconductor technology.

특히, 트랜지스터-트랜지스터 로직 중에서는 고집적화가 가능하다는 잇점 때문에 모스 트랜지스터가 각광받고 있다.In particular, MOS transistors are in the spotlight because of the high integration possible in transistor-transistor logic.

이 발명은 이러한 모스 트랜지스터를 이용하여 제작되는 논리 게이트 회로에 관한 것이며, 논리 게이트 회로 중에서도 논리합회로와 논리곱회로에 관한 것이다.The present invention relates to a logic gate circuit fabricated using such a MOS transistor, and to a logic sum circuit and a logic product circuit among the logic gate circuits.

이하, 첨부된 도면을 참조하여 모스 전계효과 트랜지스터를 이용한 일반적인 논리합회로와 논리곱회로를 설명한다.Hereinafter, a general logic sum circuit and an AND circuit using a MOS field effect transistor will be described with reference to the accompanying drawings.

먼저, 제33도~제36도를 참조하여 일반적인 2입력 논리합회로를 설명한다.First, a general two-input logic sum circuit will be described with reference to FIGS. 33 to 36. FIG.

제33도를 참조하면, 일반적인 2입력 논리합회로는 2개의 P모스 트랜지스터(MP11,MP12)와 2개의 N모스 트랜지스터(MN11, MN12)가 결합되어 구성된 반전논리합회로와, 1개의 P모스 트랜지스터(MP13)와 1개의 N모스 트랜지스터(MN13)가 결합되어 구성된 인버터로 이루어진다.Referring to FIG. 33, a general two-input logic sum circuit includes an inverted logic circuit configured by combining two P-MOS transistors MP11 and MP12 and two N-MOS transistors MN11 and MN12, and one P-MOS transistor MP13. ) And one N-MOS transistor MN13 are combined to form an inverter.

제33도에서 각 모스 트랜지스터의 소스단은 점이 찍혀있는 쪽의 단자이다.In FIG. 33, the source terminal of each MOS transistor is the terminal of which the dotted side is shown.

상기한 일반적인 2입력 논리합회로의 구성을 보다 상세하게 설명한다.The configuration of the general two-input logic circuit described above will be described in more detail.

게이트단에 하나의 입력전압(B)이 인가되고 소스단에 전압(VDD)이 인가된 P모스 트랜지스터(MP11)의 드레인단에는 P모스 트랜지스터(MN12)의 소스단이 연결된다.The source terminal of the PMOS transistor MN12 is connected to the drain terminal of the PMOS transistor MP11 having one input voltage B applied to the gate terminal and the voltage VDD applied to the source terminal.

게이트단에 또다른 입력전압(A)이 인가되는 P모스 트랜지스터(MP11)의 드레인단에는 N모스 트랜지스터(MN12)의 드레인단이 연결된다. 상기 N모스 트랜지스터(MN12)의 게이트단에는 입력전압(A)이 인가되고 소스단에는 그라운드 전압(VSS)이 연결된다.The drain terminal of the N-MOS transistor MN12 is connected to the drain terminal of the P-MOS transistor MP11 to which another input voltage A is applied to the gate terminal. An input voltage A is applied to the gate terminal of the NMOS transistor MN12 and a ground voltage VSS is connected to the source terminal.

상기 N모스 트랜지스터(MN12)의 드레인단과 소스단 각각에는 게이트단이 입력전압(B)에 인가되는 N모스 트랜지스터(MN11)의 드레인단과 소스단이 연결된다.The drain terminal and the source terminal of the N-MOS transistor MN11, the gate terminal of which is applied to the input voltage B, are connected to each of the drain terminal and the source terminal of the N-MOS transistor MN12.

상기 P모스 트랜지스터(MP12)와 N모스 트랜지스터(MN12)의 중간접점을 게이트 입력으로 하는 P모스 트랜지스터(MP13)와 N모스 트랜지스터(MN13)는 각각의 드레인단이 서로 연결되며, 상기 P모스 트랜지스터(MP13)의 소스단에는 전압(VDD)이 인가되고 상기 N모스 트랜지스터(MN13)의 소스단에는 그라운드 전압(VSS)이 인가된다.The PMOS transistor MP13 and the NMOS transistor MN13, each of which has an intermediate contact between the PMOS transistor MP12 and the NMOS transistor MN12 as a gate input, have their drain terminals connected to each other, and the PMOS transistor ( The voltage VDD is applied to the source terminal of MP13 and the ground voltage VSS is applied to the source terminal of the NMOS transistor MN13.

상기 P모스 트랜지스터(MP13)와 N모스 트랜지스터(MN13)의 중간접점을 통해 출력전압(V09)이 얻어진다.An output voltage V09 is obtained through an intermediate contact between the P-MOS transistor MP13 and the N-MOS transistor MN13.

P모스 트랜지스터(MP13)와 N모스 트랜지스터(MN13)는 전형적인 씨모스 인터(CMOS Inverter : Complementary Metal-Oxide-Semiconductor inverter)이다.The PMOS transistor MP13 and the NMOS transistor MN13 are typical CMOS inverters (Complementary Metal-Oxide-Semiconductor inverters).

통상, 입력전압(A,B)은 0볼트(V0lt) 또는 5볼트이며, 전압(VDD)은 5볼트이고 그라운드 전압(VSS)은 0볼트이다.Typically, the input voltages A and B are zero volts (V0lt) or five volts, the voltage VDD is five volts and the ground voltage VSS is zero volts.

다음으로, 제34도~제36도를 참조하여 일반적인 2입력 논리합회로의 동작을 설명한다.Next, the operation of the general two-input logic sum circuit will be described with reference to FIGS. 34 to 36. FIG.

제34도는 입력전압(A)의 파형도이고, 제35도는 입력전압(B)의 파형도이며, 제36도는 출력전압(V09)의 파형도이다.34 is a waveform diagram of the input voltage A, 35 is a waveform diagram of the input voltage B, and FIG. 36 is a waveform diagram of the output voltage V09.

입력전압(A,B)이 모두 0볼트인 경우를 가정하면, P모스 트랜지스터(MP11)의 게이트-소스 전압이 -5볼트가 되어 P모스 트랜지스터(MP11)는 턴온된다. 이에 따라, P모스 트랜지스터(MP12)의 소스단에는 5볼트가 인가되며, P모스 트랜지스터(MP12)의 게이트-소스 전압이 -5볼트가 되어 P모스 트랜지스터(MP12)도 턴온된다.Assuming that the input voltages A and B are all 0 volts, the gate-source voltage of the P-MOS transistor MP11 becomes -5 volts, so that the P-MOS transistor MP11 is turned on. Accordingly, 5 volts is applied to the source terminal of the P-MOS transistor MP12, and the gate-source voltage of the P-MOS transistor MP12 becomes -5 volts, so that the P-MOS transistor MP12 is also turned on.

한편, N모스 트랜지스터(MN11,MN12)의 게이트단에는 0볼트가 인가되므로, 각 N모스 트랜지스터(MN11,MN12)의 게이트-소스 전압은 0볼트가 되어 N모스 트랜지스터(MN11,MN12)는 모두 턴오프된다.On the other hand, since 0 volts is applied to the gate terminals of the N-MOS transistors MN11 and MN12, the gate-source voltage of each of the N-MOS transistors MN11 and MN12 becomes 0 volt, so that the N-MOS transistors MN11 and MN12 are both turned on. Is off.

따라서, P모스 트랜지스터(MP12)의 드레인단 전압은 5볼트가 되고, 이 전압은 P모스 트랜지스터(MP13)와 N모스 트랜지스터(MN13)의 게이트단에는 인가된다.Therefore, the drain terminal voltage of the P-MOS transistor MP12 is 5 volts, and this voltage is applied to the gate terminals of the P-MOS transistor MP13 and the N-MOS transistor MN13.

5볼트의 게이트 전압에 의해 P모스 트랜지스터(MP13)는 턴오프되고 N모스 트랜지스터(MN13)는 턴온된다.The PMOS transistor MP13 is turned off and the NMOS transistor MN13 is turned on by the gate voltage of 5 volts.

결국, N모스 트랜지스터(MN13)의 드레인단 전압은 그라운드 전압인 0볼트가 되며, 이는 2입력 논리합회로의 출력전압(V09)으로써 외부에 제공된다. 제34도에서 입력전압(A)이 0볼트이고 제35도에서 입력전압(B)이 0볼트인 경우, 제35도에서 출력전압(V09)이 0볼트인 것을 알 수 있다.As a result, the drain terminal voltage of the N-MOS transistor MN13 becomes 0 volt, which is the ground voltage, which is provided externally as the output voltage V09 of the two-input logic sum circuit. When the input voltage A is 0 volts in FIG. 34 and the input voltage B is 0 volts in FIG. 35, it can be seen that the output voltage V09 is 0 volts in FIG.

입력전압(A,B)이 모두 5볼트인 경우를 가정하면, P모스 트랜지스터(MP11)의 게이트-소스 전압이 0볼트가 되어 P모스 트랜지스터(MP11)가 턴오프된다. P모스 트랜지스터(MP11)의 턴오프로 인해 P모스 트랜지스터(MP12)의 소스단 전압은 0볼트가 되고, P모스 트랜지스터(MP12)의 게이트-소스 전압은 5볼트로 되어 P모스 트랜지스터(MP12)도 마찬가지로 턴오프된다.Assuming that the input voltages A and B are all 5 volts, the gate-source voltage of the P-MOS transistor MP11 becomes 0 volts, so that the P-MOS transistor MP11 is turned off. Due to the turn-off of the P-MOS transistor MP11, the source terminal voltage of the P-MOS transistor MP12 is 0 volts, and the gate-source voltage of the P-MOS transistor MP12 is 5 volts. Similarly it is turned off.

2개의 N모스 트랜지스터(MN11,MN12)는 각각의 게이트-소스 전압이 5볼트이므로 둘다 턴온된다.The two N-MOS transistors MN11 and MN12 are both turned on because their gate-source voltage is 5 volts.

이로 인해, N모스 트랜지스터(MN12)의 드레인단 전압은 0볼트가 되는 P모스 트랜지스터(MP13)와 N모스 트랜지스터(MN13)의 게이트단에는 0볼트가 인가된다.Therefore, 0 volts is applied to the gate terminal of the P-MOS transistor MP13 and the N-MOS transistor MN13, where the drain terminal voltage of the N-MOS transistor MN12 becomes 0 volt.

상기 0볼트의 게이트 전압에 의해 게이트-소스 전압이 -5볼트인 P모스 트랜지스터(MP13)는 턴온되고, 게이트-소스 전압이 0볼트인 N모스 트랜지스터(MN13)는 턴오프된다.The P-MOS transistor MP13 having a gate-source voltage of -5 volts is turned on by the gate voltage of 0 volts, and the N-MOS transistor MN13 having a gate-source voltage of 0 volts is turned off.

결국, P모스 트랜지스터(MP13)의 드레인단을 통해 5볼트의 전압이 2입력 논리합회로의 출력전압(V09)으로써 외부에 제공된다.As a result, a voltage of 5 volts is supplied to the outside as the output voltage V09 of the two-input logic circuit through the drain terminal of the P-MOS transistor MP13.

제34도의 입력전압(A)이 5볼트이고 제35도의 입력전압(B)이 5볼트이면, 제36도의 출력전압(V09)이 5볼트가 됨을 알 수 있다.If the input voltage A of FIG. 34 is 5 volts and the input voltage B of FIG. 35 is 5 volts, the output voltage V09 of FIG. 36 is 5 volts.

입력전압(A,B)의 다른 조건에 대해서는 위의 설명 및 첨부된 도면으로부터 명백하게 이해될 수 있으므로 더 이상의 설명은 생략한다.Other conditions of the input voltages A and B may be clearly understood from the above description and the accompanying drawings, and thus, further descriptions thereof are omitted.

다음으로, 제37도~제40도를 참조하여 일반적인 2입력 논리곱회로를 설명한다.Next, a general two-input AND circuit will be described with reference to FIGS. 37 to 40.

제37도를 참조하면, 일반적인 2입력 논리곱회로는 2개의 P모스 트랜지스터(MP14,MP15)와 2개의 N모스 트랜지스터(MN14,MN15)가 결합되어 구성된 반전논리곱회로와, 1개의 P모스 트랜지스터(MP16)와 1개의 N모스 트랜지스터(MN16)가 결합되어 구성된 인버터로 이루어진다.Referring to FIG. 37, a typical two-input AND circuit includes an inverted logic circuit formed by combining two P-MOS transistors MP14 and MP15 and two N-MOS transistors MN14 and MN15, and one P-MOS transistor. It consists of an inverter configured by combining (MP16) and one N-MOS transistor (MN16).

제37도에서 각 모스 트랜지스터의 소스단은 점이 찍혀있는 쪽의 단자이다.In FIG. 37, the source terminal of each MOS transistor is the terminal of which the dotted side is shown.

상기한 일반적인 2입력 논리곱회로의 구성을 보다 상세하게 설명한다.The configuration of the general two-input AND circuit is described in more detail.

각각의 소스단에 전압(VDD)이 인가되고 드레인단이 서로 연결된 P모스 트랜지스터(MP14,MP15)의 게이트단에는 입력전압(A,B)이 인가된다. 입력전압(A)이 게이트단에 인가되는 N모스 트랜지스터(MN14)의 소스단은 입력전압(B)이 게이트단에 인가되는 N모스 트랜지스터(MN15)의 드레인단과 연결되며, N모스 트랜지스터(MN14)의 드레인단은 P모스 트랜지스터(MP15)의 드레인단과 연결되고, N모스 트랜지스터(MN(5)의 소스단은 그라운드 전압(VSS)과 연결된다.The voltage VDD is applied to each source terminal and the input voltages A and B are applied to the gate terminals of the PMOS transistors MP14 and MP15 connected to the drain terminals. The source terminal of the NMOS transistor MN14, to which the input voltage A is applied to the gate terminal, is connected to the drain terminal of the NMOS transistor MN15, to which the input voltage B is applied to the gate terminal, and the NMOS transistor MN14. The drain terminal of is connected to the drain terminal of the P-MOS transistor MP15, and the source terminal of the N-MOS transistor MN (5) is connected to the ground voltage VSS.

P모스 트랜지스터(MP15)와 N모스 트랜지스터(MN14)의 중간접점은 P모스 트랜지스터(MP16)와 N모스 트랜지스터(MN16)의 게이트단에 공통으로 연결되고, P모스 트랜지스터(MP16)의 드레인단과 N모스 트랜지스터(MN16)의 드레인단은 서로 연결된다. 또한, P모스 트랜지스터(MP16)의 소스단에는 전압(VDD)이 인가되고 N모스 트랜지스터(MN16)의 소스단에는 그라운드 전압(VSS)이 인가되며, P모스 트랜지스터(MP16)와 N모스 트랜지스터(MN16)의 중간접점의 전압이 출력전압(V010)으로써 외부에 제공된다.The intermediate contact between the P-MOS transistor MP15 and the N-MOS transistor MN14 is commonly connected to the gate terminal of the P-MOS transistor MP16 and the N-MOS transistor MN16, and the drain terminal and the N-MOS of the P-MOS transistor MP16 are commonly connected. The drain terminals of the transistor MN16 are connected to each other. In addition, the voltage VDD is applied to the source terminal of the P-MOS transistor MP16 and the ground voltage VSS is applied to the source terminal of the N-MOS transistor MN16, and the P-MOS transistor MP16 and the N-MOS transistor MN16 are applied. The voltage at the intermediate point of) is provided externally as output voltage V010.

입력전압(A,B)은 0볼트(V0lt) 또는 5볼트이며, 전압(VDD)은 5볼트이고 그라운드 전압(VSS)은 0볼트이다.The input voltages A and B are zero volts (V0lt) or five volts, the voltage VDD is five volts and the ground voltage VSS is zero volts.

다음으로, 제38도~제40도를 참조하여 일반적인 2입력 논리곱회로의 동작을 설명한다.Next, the operation of the general two-input AND circuit will be described with reference to FIGS. 38 to 40.

제38도는 입력전압(A)의 파형도이고, 제39도는 입력전압(B)의 파형도이며, 제40도는 출력전압(V010)의 파형도이다.FIG. 38 is a waveform diagram of the input voltage A, FIG. 39 is a waveform diagram of the input voltage B, and FIG. 40 is a waveform diagram of the output voltage V010.

입력전압(A,B)이 모두 0볼트인 경우를 가정하면, 게이트-소스 전압이 -5볼트가 되어 두 P모스 트랜지스터(MP14,MP15)는 모두 턴온되고, 게이트-소스 전압이 0볼트가 되는 두 N모스 트랜지스터(MN14,MN15)는 모두 턴오프된다.Assuming that the input voltages A and B are both 0 volts, the gate-source voltage becomes -5 volts so that both PMOS transistors MP14 and MP15 are turned on and the gate-source voltage becomes 0 volts. Both NMOS transistors MN14 and MN15 are both turned off.

두 P모스 트랜지스터(MP14,MP15)의 턴온에 의해 P모스 트랜지스터(MP15)의 드레인단 전압은 5볼트가 되며, P모스 트랜지스터(MP16)와 N모스 트랜지스터(MN16)의 게이트단에는 5볼트가 인가된다.By turning on the two PMOS transistors MP14 and MP15, the drain terminal voltage of the PMOS transistor MP15 becomes 5 volts, and 5 volts is applied to the gate terminals of the PMOS transistor MP16 and the NMOS transistor MN16. do.

게이트단의 5볼트에 의해 게이트-소스 전압이 0볼트가 되는 P모스 트랜지스터(MP16)는 턴오프되고, 게이트-소스 전압이 5볼트가 되는 N모스 트랜지스터(MN16)는 턴온된다.The P-MOS transistor MP16 whose gate-source voltage is 0 volt is turned off by 5 volts of the gate terminal, and the N-MOS transistor MN16 whose gate-source voltage is 5 volts is turned on.

N모스 트랜지스터(MN16)의 턴온에 의해 0볼트의 그라운드 전압(VSS)이 N모스 트랜지스터(MN16)의 드레인단에 나타나며, 논리곱회로의 출력전압(V010)은 0볼트가 된다.When the N-MOS transistor MN16 is turned on, a zero-volt ground voltage VSS appears at the drain terminal of the N-MOS transistor MN16, and the output voltage V010 of the AND circuit is zero volts.

제38도에서 입력전압(A)이 0볼트이고 제39도에서 입력전압(B)이 0볼트인 경우, 제40도에서 출력전압(V010)이 0볼트가 되는 것을 알 수 있다.In FIG. 38, when the input voltage A is 0 volts and in FIG. 39, the input voltage B is 0 volts, the output voltage V010 becomes 0 volts in FIG. 40.

다음으로, 입력전압(A,B)이 모두 5볼트인 경우를 가정하면, 게이트-소스 전압이 0볼트가 되는 두 P모스 트랜지스터(MP14,MP15)는 모두 턴오프되고, 게이트-소스 전압이 5볼트가 되는 두 N모스 트랜지스터(MN14,MN15)는 모두 턴온된다.Next, assuming that the input voltages A and B are all 5 volts, both PMOS transistors MP14 and MP15 whose gate-source voltages are 0 volts are turned off, and the gate-source voltage is 5 volts. Both NMOS transistors MN14 and MN15 that become volts are turned on.

두 N모스 트랜지스터(MN14,MN15)의 턴온에 의해 N모스 트랜지스터(MN14)의 드레인단 전압은 0볼트가 되며, P모스 트랜지스터(MP16)와 N모스 트랜지스터(MN16)의 게이트단에는 0볼트가 인가된다.By turning on the two N-MOS transistors MN14 and MN15, the drain terminal voltage of the N-MOS transistor MN14 becomes 0 volt, and 0 volt is applied to the gate terminal of the P-MOS transistor MP16 and the N-MOS transistor MN16. do.

게이트단의 0볼트에 의해 게이트-소스 전압이 -5볼트가 되는 P모스 트랜지스터(MP16)는 턴온되고, 게이트-소스 전압이 0볼트가 되는 N모스 트랜지스터(MN16)는 턴오프된다.P-MOS transistor MP16 whose gate-source voltage is -5 volts is turned on by 0 volts of the gate terminal, and N-MOS transistor MN16 whose gate-source voltage is 0 volts is turned off.

P모스 트랜지스터(MP16)의 턴온에 의해 5볼트의 전압이 P모스 트랜지스터(MP16)의 드레인단에 나타나며, 논리곱회로의 출력전압(V010)은 5볼트가 된다.By turning on the P-MOS transistor MP16, a voltage of 5 volts appears at the drain terminal of the P-MOS transistor MP16, and the output voltage V010 of the AND circuit is 5 volts.

제38도에서 입력전압(A)이 5볼트이고 제39도에서 입력전압(B)이 5볼트인 경우, 제40도에서 출력전압(V010)이 5볼트가 되는 것을 알 수 있다.When the input voltage A is 5 volts in FIG. 38 and the input voltage B is 5 volts in FIG. 39, it can be seen that the output voltage V010 becomes 5 volts in FIG.

위에서 살펴본 바와 같이, 일반적인 논리 게이트 회로는 P모스 및 N모스 트랜지스터들의 조합으로 구성되고 있으며, 논리 게이트 회로의 구성상의 고집적화와 빠른 동작속도가 추구되고 있는 실정이다.As described above, a general logic gate circuit is composed of a combination of P-MOS and N-MOS transistors, and high integration and fast operation speed of the logic gate circuit are pursued.

이 발명의 목적은 상기한 기술적 과제를 해결하기 위한 것으로서, 회로의 구성요소를 감소시켜 집적회로의 칩면적을 줄일 수 있고 동작속도를 빠르게 할 수 있는 모스 트랜지스터를 이용한 논리게이트 회로를 제공하는데 있다.An object of the present invention is to solve the above technical problem, to provide a logic gate circuit using a MOS transistor that can reduce the chip area of the integrated circuit by reducing the components of the circuit and to increase the operating speed.

특히, 이 발명은 2입력 논리합회로, 3입력 논리합회로, 4입력 논리합회로, 2입력 논리곱회로, 3입력 논리곱회로 및 4입력 논리곱회로를 제공하는데 그 목적이 있다.In particular, an object of the present invention is to provide a two-input logic sum circuit, a three-input logic sum circuit, a four-input logic sum circuit, a two-input AND logic circuit, a three-input AND logic circuit and a four-input AND logic circuit.

상기한 목적을 달성하기 위한 이 발명의 2입력 논리합회로는, 제1입력전압이 게이트단에 인가되게 하고 그라운드 전압이 소스단에 인가되도록 연결된 제1P모스 트랜지스터와; 제2입력전압이 게이트단에 인가되게 하고 소스단이 상기 제1P모스 트랜지스터의 드레인단과 연결된 제2P모스 트랜지스터와; 제1입력전압이 게이트단에 인가되고, 전원전압이 소스단에 인가되며, 드레인단이 상기 제2P모스 트랜지스터의 드레인단과 연결된 제1N모스 트랜지스터와; 제2입력전압이 게이트단에 인가되고, 전원전압이 소스단에 인가되며, 드레인단이 상기 제2P모스 트랜지스터의 드레인단과 연결된 제2N모스 트랜지스터로 이루어진다.A two-input logic sum circuit of the present invention for achieving the above object comprises: a first PMOS transistor coupled to cause a first input voltage to be applied to a gate terminal and a ground voltage to a source terminal; A second PMOS transistor configured to apply a second input voltage to a gate terminal and a source terminal connected to a drain terminal of the first PMOS transistor; A first N-MOS transistor connected with a first input voltage to a gate terminal, a power supply voltage to a source terminal, and a drain terminal connected to a drain terminal of the second P-MOS transistor; The second input voltage is applied to the gate terminal, the power supply voltage is applied to the source terminal, and the drain terminal is formed of a second NMOS transistor connected to the drain terminal of the second PMOS transistor.

상기한 이 발명의 구성에서, 제1P모스 트랜지스터의 소스단에는 전원전압이 인가되고, 제1 및 제2N모스 트랜지스터의 소스단에는 그라운드 전압이 인가된다.In the above-described configuration of the present invention, a power supply voltage is applied to the source terminal of the first P-MOS transistor, and a ground voltage is applied to the source terminals of the first and second N-MOS transistors.

상기한 이 발명의 2입력 논리합회로의 출력전압은 제2P모스 트랜지스터와 제2N모스 트랜지스터의 드레인단 접점의 전압이다.The output voltage of the two-input logic sum circuit of this invention is the voltage at the drain terminal contact of the second P-MOS transistor and the second N-MOS transistor.

상기한 2입력 논리합회로는 제1입력전압 및 제2입력전압 중 어느 하나가 하이레벨일 경우에는 제2P모스 트랜지스터의 드레인단 전압이 하이레벨이 된다.In the two-input logic sum circuit, when either one of the first input voltage and the second input voltage is high level, the drain terminal voltage of the second PMOS transistor becomes high level.

즉, 제1입력전압 및 제2입력전압 중 어느 하나가 하이레벨이면, 그에 대응하는 제1N모스 트랜지스터 또는 제2N모스 트랜지스터의 드레인단이 하이레벨로 된다. 마찬가지로, 제1입력전압 및 제2입력전압 중 어느 하나의 하이레벨에 대응하여, 제1P모스 트랜지스터 또는 제2N모스 트랜지스터의 드레인단이 하이레벨로 된다.That is, when either one of the first input voltage and the second input voltage is high level, the drain terminal of the corresponding first N-MOS transistor or the second N-MOS transistor becomes high level. Similarly, the drain terminal of the first P-MOS transistor or the second N-MOS transistor becomes high level corresponding to either the high level of the first input voltage or the second input voltage.

따라서, 제1 및 제2입력전압이 모두 로우레벨인 경우에만 제2P모스 트랜지스터의 드레인단 전압이 로우레벨로 되도록 동작함으로써 이 발명의 회로는 2입력에 대한 논리합연산을 수행할 수 있다.Therefore, by operating the drain terminal voltage of the second PMOS transistor to be at the low level only when both the first and the second input voltages are at the low level, the circuit of the present invention can perform logic operation on the two inputs.

상기한 목적을 달성하기 위한 이 발명의 2입력 논리곱회로는, 제1입력전압이 게이트단에 인가되게 하고, 그라운드 전압이 소스단에 인가되도록 연결된 제1P모스 트랜지스터와; 제2입력전압이 게이트단에 인가되고, 그라운드 전압이 소스단에 인가되며, 드레인단이 상기 제1P모스 트랜지스터의 드레인단과 연결된 제2P모스 트랜지스터와; 제1입력전압이 게이트단에 인가되고, 드레인단이 상기 제1P모스 트랜지스터의 드레인단과 연결된 제1N모스 트랜지스터와; 제2입력전압이 게이트단에 인가되고 전원전압이 소스단에 인가되며, 드레인단이 상기 제1N모스 트랜지스터의 소스단과 연결된 제2N모스 트랜지스터로 이루어진다.A two-input AND circuit of the present invention for achieving the above object comprises: a first PMOS transistor coupled to cause a first input voltage to be applied to a gate terminal, and a ground voltage to be applied to a source terminal; A second PMOS transistor having a second input voltage applied to a gate terminal, a ground voltage applied to a source terminal, and a drain terminal connected to a drain terminal of the first PMOS transistor; A first N-MOS transistor having a first input voltage applied to a gate terminal thereof and a drain terminal thereof being connected to a drain terminal of the first P-MOS transistor; The second input voltage is applied to the gate terminal, the power supply voltage is applied to the source terminal, and the drain terminal is formed of the second NMOS transistor connected to the source terminal of the first NMOS transistor.

상기한 이 발명의 구성에서, 제1 및 제2P모스 트랜지스터의 소스단에는 전원 전압이 인가되고, 제2N모스 트랜지스터의 소스단에는 그라운드 전압이 인가된다.In the above-described configuration of the present invention, a power supply voltage is applied to the source terminals of the first and second P-MOS transistors, and a ground voltage is applied to the source terminals of the second N-MOS transistors.

상기한 2입력 논리곱회로의 출력전압은 제2P모스 트랜지스터와 제1N모스 트랜지스터의 접점의 전압이다.The output voltage of the two-input AND circuit is the voltage at the contact point of the second P-MOS transistor and the first N-MOS transistor.

상기한 2입력 논리곱회로는 제1입력전압 및 제2입력전압이 모두 하이레벨일 경우에만 제1N모스 트랜지스터의 드레인단 전압이 하이레벨이 된다.In the two-input AND circuit, the drain terminal voltage of the first N-MOS transistor becomes high level only when both the first input voltage and the second input voltage are high level.

즉, 제1입력전압 및 제2입력전압이 모두 하이레벨이면, 그에 대응하는 제1N모스 트랜지스터 및 제2N모스 트랜지스터의 드레인단이 하이레벨로 된다. 마찬가지로, 제1입력전압 및 제2입력전압의 하이레벨에 대응하여, 제1P모스 트랜지스터 및 제2N모스 트랜지스터의 드레인단이 하이레벨로 된다.That is, when both the first input voltage and the second input voltage are high level, the drain terminals of the first N-MOS transistor and the second N-MOS transistor corresponding to the high level are high. Similarly, the drain terminals of the first P-MOS transistor and the second N-MOS transistor become high level corresponding to the high levels of the first input voltage and the second input voltage.

따라서, 제1 및 제2입력전압이 모두 하이레벨인 경우에만 제2N모스 트랜지스터의 드레인단 전압이 하이레벨로 되도록 동작함으로써 이 발명의 회로는 2입력에 대한 논리곱연산을 수행할 수 있다.Therefore, by operating the drain terminal voltage of the second N-MOS transistor to be high level only when both the first and second input voltages are high level, the circuit of the present invention can perform logical multiplication on two inputs.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

제27도는 이 발명의 제6실시예에 따른 4입력 논리곱회로응 도시한 것이고,27 shows a four-input AND circuit according to the sixth embodiment of the present invention.

제28도~제32도는 상기 제27도에 도시된 회로의 입출력 파형을 도시한 것이다.28 to 32 show input and output waveforms of the circuit shown in FIG.

먼저, 제1도 및 제2도를 참조하여 이 발명의 원리에 따른 조합모스회로를 설명한다.First, the combined MOS circuit according to the principles of the present invention will be described with reference to FIGS.

제1도에는 일반적인 씨모스 인버터(A)와 이 발명의 원리에 따른 조합모스회로(B)가 도시되어 있고, 제2도에는 상기 제1도의 각 회로의 입출력 특성이 도시되어 있다.FIG. 1 shows a general CMOS inverter A and a combination MOS circuit B according to the principles of the invention, and FIG. 2 shows the input and output characteristics of each circuit of FIG.

제1도를 참조하면, 일반적인 씨모스 인버터(A)는 드레인단이 서로 연결된 P모스 트랜지스터(MP1)와 N모스 트랜지스터(MN1)의 게이트단에 입력전압(VI)이 인가되고, P모스 트랜지스터(MP1)의 소스단에는 전압(VDD)이 인가되고 N모스 트랜지스터(MN1)의 소스단에는 그라운드 전압(VSS)이 인가되도록 연결된다.Referring to FIG. 1, in the general CMOS inverter A, an input voltage VI is applied to a gate terminal of a PMOS transistor MP1 and an NMOS transistor MN1 having drain terminals connected to each other. The voltage VDD is applied to the source terminal of MP1 and the ground voltage VSS is applied to the source terminal of the NMOS transistor MN1.

P모스 트랜지스터(MP1)와 N모스 트랜지스터(MN1)의 공통 드레인 접점을 통해 출력전압(V01)이 생성되고 있다.The output voltage V01 is generated through the common drain contact of the P-MOS transistor MP1 and the N-MOS transistor MN1.

제2도의 실선은 인버터(A)의 입출력 특성이며, 입력전압2(VI)이 로우레벨 구간이면 출력전압(V01)이 하이레벨로 나타나며, 입력전압(VI)이 하이레벨 구간이면 출력전압(V01)이 로우레벨로 나타난다.The solid line in FIG. 2 is an input / output characteristic of the inverter A. When the input voltage 2 (VI) is in the low level section, the output voltage V01 appears as a high level. When the input voltage VI is in the high level section, the output voltage V01 is shown in FIG. ) Appears at the low level.

즉, 입력전압(VI)이 로우레벨일 경우에는 P모스 트랜지스터(MP1)가 턴온되어 소스단의 전압(VDD)이 출력전압(V01)으로서 제공되고, 입력전압(VI)이 하이레벨일 경우에는 N모스 트랜지스터(MN1)가 턴온되어 소스단의 그라운드 전압(VSS)이 출력 전압(V01)으로서 제공된다.That is, when the input voltage VI is at the low level, the P-MOS transistor MP1 is turned on to provide the voltage VDD of the source terminal as the output voltage V01, and when the input voltage VI is at the high level. The N-MOS transistor MN1 is turned on to provide the ground voltage VSS of the source terminal as the output voltage V01.

제1도에 도시된 바와 같이, 이 발명의 원리에 따른 조합모스회로(B)는 각각의 드레인단이 서로 연결된 P모스 트랜지스터(MP2)와 N모스 트랜지스터(MN2)의 게이트단에 입력전압(VI)이 인가되고, P모스 트랜지스터(MP2)의 소스단에는 그라운드 전압(VSS)이 인가되고 N모스 트랜지스터(MN2)의 소스단에는 전압(VDD)이 인가되도록 연결된다.As shown in FIG. 1, the combined MOS circuit B according to the principle of the present invention has an input voltage VI at the gate terminal of the P-MOS transistor MP2 and the N-MOS transistor MN2 having respective drain terminals connected to each other. ) Is applied, the ground voltage VSS is applied to the source terminal of the P-MOS transistor MP2, and the voltage VDD is applied to the source terminal of the N-MOS transistor MN2.

또한, P모스 트랜지스터(MP2)의 소스단에는 전압(VDD)이 인가되고 N모스 트랜지스터(MN2)의 소스단에는 그라운드 전압(VSS)이 인가되며, 상기 P모스 트랜지스터(MP2)와 N모스 트랜지스터(MN2)의 중간접점에서 출력전압(V02)이 생성된다.In addition, the voltage VDD is applied to the source terminal of the P-MOS transistor MP2, and the ground voltage VSS is applied to the source terminal of the N-MOS transistor MN2, and the P-MOS transistor MP2 and the N-MOS transistor ( The output voltage V02 is generated at the intermediate contact of MN2).

이 회로(B)의 출력전압(V02) 특성은 제2도의 점선으로 도시되어 있다. 제2도에 도시된 입출력 특성으로부터 이 회로(B)는 선형저항과 유사한 동작을 수행함을 알 수 있다.The output voltage V02 characteristic of this circuit B is shown by the dotted line in FIG. It can be seen from the input / output characteristic shown in FIG. 2 that this circuit B performs an operation similar to the linear resistance.

먼저, 게이트 전압이 로우레벨인 0볼트에서 하이레벨인 5볼트까지 증가하면, P모스 트랜지스터(MP2)의 드레인단 전압은 게이트 전압의 증가에 대응하여 소정 레벨까지 비례적으로 증가하며, 게이트 전압이 일정레벨을 지나면 게이트 전압의 증가에도 불구하고 일정 레벨을 유지하는 동작 특성을 가진다.First, when the gate voltage is increased from the low level of 0 volts to the high level of 5 volts, the drain terminal voltage of the PMOS transistor MP2 increases proportionally to a predetermined level in response to the increase of the gate voltage. After a certain level, it has an operating characteristic that maintains a constant level despite an increase in the gate voltage.

게이트 전압이 로우레벨인 0볼트가 인가될 경우, P모스 트랜지스터(MP2)의 드레인단 전압은 로우레벨이지만 0볼트는 아니다. 또한, 게이트 전압이 하이레벨인 5볼트가 인가될 경우에도, P모스 트랜지스터(MP2)의 드레인단 전압은 하이레벨이지만 5볼트는 아니다. 즉, 위 P모스 트랜지스터(MP2)의 드레인단 전압은, 로우레벨일 경우 0~2볼트 사이의 값이고, 하이레벨일 경우 3!5볼트 사아의 값이다.When zero volts with a low gate voltage is applied, the drain terminal voltage of the PMOS transistor MP2 is low but not zero volts. Also, even when 5 volts with the high gate voltage is applied, the drain terminal voltage of the PMOS transistor MP2 is high but not 5 volts. That is, the drain terminal voltage of the P-MOS transistor MP2 is a value between 0 and 2 volts at the low level, and a value of 3! 5 volts at the high level.

이러한 동작 특성은 P모스 트랜지스터(MP2)의 소스단에 그라운드 전압(VSS)을 인가한 것과 드레인단에 전압(VDD)을 인가한 것에 의해 발생된다.This operation characteristic is generated by applying the ground voltage VSS to the source terminal of the PMOS transistor MP2 and applying the voltage VDD to the drain terminal.

다음으로 N모스 트랜지스터(MN2)의 동작을 살펴보면, N모스 트랜지스터(MN2)의 드레인단 전압은 게이트 전압이 소정 레벨에 도달할 때까지는 로우레벨을 유지하며, 게이트 전압이 일정레벨을 지나면 게이트 전압의 증가에 대응하여 비례적으로 증가하는 동작 특성을 가진다.Next, referring to the operation of the N-MOS transistor MN2, the drain terminal voltage of the N-MOS transistor MN2 is maintained at a low level until the gate voltage reaches a predetermined level, and when the gate voltage passes a predetermined level, It has an operating characteristic that increases proportionally in response to the increase.

게이트 전압이 하이레벨인 5볼트가 인가될 경우, N모스 트랜지스터(MN2)의 드레인단 전압은 하이레벨이지만 5볼트는 아니다. 즉, N모스 트랜지스터(MN2)의 드레인단 전압은, 하이레벨일 경우, 3~5볼트 사이의 값이다.When 5 volts having a high gate voltage is applied, the drain terminal voltage of the NMOS transistor MN2 is high but not 5 volts. In other words, the drain terminal voltage of the N-MOS transistor MN2 is a value between 3 and 5 volts when it is at a high level.

이러한 N모스 트랜지스터(MN2)의 동작 특성은 N모스 트랜지스터(MN2)의 소스단에 전압(VDD)을 인가한 것과 드레인단에 그라운드 전압(VSS)을 인가한 것에 의해 발생된다.The operation characteristics of the NMOS transistor MN2 are generated by applying the voltage VDD to the source terminal of the NMOS transistor MN2 and applying the ground voltage VSS to the drain terminal.

즉, 상기와 같이 동작하는 P모스 트랜지스터(MP2)와 N모스 트랜지스터(MN2)를 결합한 회로는 공통 게이트 전압이 로우레벨이면 로우레벨의 출력전압을 생성하며, 공통 게이트 전압이 하이레벨이면 하이레벨의 출력전압을 생성한다.That is, the circuit combining the P-MOS transistor MP2 and the N-MOS transistor MN2 operating as described above generates a low level output voltage when the common gate voltage is low level, and generates a high level when the common gate voltage is high level. Generate the output voltage.

이하의 제1~제6실시예는 위와 같은 회로(B) 구조를 이용한다.The following first to sixth embodiments use the circuit B structure as described above.

다음으로, 제3도~제6도를 참조하여 이 발명의 제1실시예에 따른 2입력 논리합회로를 설명한다.Next, the two-input logic sum circuit according to the first embodiment of the present invention will be described with reference to FIGS.

제3도에 도시된 바와 같이, 이 발명의 제1실시예에 따른 2입력 논리합회로는 두개의 P모스 트랜지스터(MP3,MP4)와 두개의 N모스 트랜지스터(MN3,MN4)로 구성된다.As shown in FIG. 3, the two-input logic sum circuit according to the first embodiment of the present invention is composed of two P-MOS transistors MP3 and MP4 and two N-MOS transistors MN3 and MN4.

P모스 트랜지스터(MP3)의 드레인단과 P모스 트랜지스터(MP4)의 소스단은 서로 연결되며, 두 N모스 트랜지스터(MN3,MN4)의 각각의 드레인단은 서로 연결되고 각각의 소스단은 서로 연결되며, P모스 트랜지스터(MP4)의 드레인단과 N모스 트랜지스터(MN3,MN4)의 드레인단은 서로 연결된다. 또한 P모스 트랜지스터(MP3)의 소스단에는 그라운드 전압(VSS)이 인가되며, N모스 트랜지스터(MN3,MN4)의 소스단에는 전압(VDD)이 인가된다.The drain terminal of the P-MOS transistor MP3 and the source terminal of the P-MOS transistor MP4 are connected to each other, each drain terminal of the two N-MOS transistors MN3 and MN4 is connected to each other, and each source terminal is connected to each other. The drain terminal of the P-MOS transistor MP4 and the drain terminal of the N-MOS transistors MN3 and MN4 are connected to each other. In addition, the ground voltage VSS is applied to the source terminal of the P-MOS transistor MP3, and the voltage VDD is applied to the source terminal of the N-MOS transistors MN3 and MN4.

P모스 트랜지스터(MP4)와 N모스 트랜지스터(MN4)의 각 게이트단에는 입력전압(A)이 공통으로 인가되고, P모스 트랜지스터(MP3)와 N모스 트랜지스터(MN3)의 각 게이트단에는 입력전압(B)이 공통으로 인가되며, P모스 트랜지스터(MP4)와 N모스 트랜지스터(MN3,MN4)의 접점에서는 출력전압(V03)이 생성된다.The input voltage A is commonly applied to each gate terminal of the P-MOS transistor MP4 and the N-MOS transistor MN4, and the input voltage (A) is applied to each gate terminal of the P-MOS transistor MP4 and the N-MOS transistor MN3. B) is commonly applied, and an output voltage V03 is generated at the contacts of the PMOS transistor MP4 and the NMOS transistors MN3 and MN4.

P모스 트랜지스터(MP3)의 소스단에는 전압(VDD)이 인가되며, 두 N모스 트랜지스터(MN3,MN4)의 소스단에는 그라운드 전압(VSS)이 인가된다.The voltage VDD is applied to the source terminal of the P-MOS transistor MP3, and the ground voltage VSS is applied to the source terminals of the two N-MOS transistors MN3 and MN4.

제4도에는 입력전압(A)의 파형이 도시되어 있고, 제5도에는 입력전압(B)의 파형이 도시되어 있으며, 제6도에는 출력전압(V03)의 파형이 도시되어 있다.4 shows the waveform of the input voltage A, FIG. 5 shows the waveform of the input voltage B, and FIG. 6 shows the waveform of the output voltage V03.

제4도에서 도시된 회로에서 입력전압(A,B)은 0볼트 또는 5볼트이고, 전압(VDD)은 5볼트이며, 그라운드 전압(VSS)은 0볼트이다.In the circuit shown in FIG. 4, the input voltages A and B are 0 volts or 5 volts, the voltage VDD is 5 volts, and the ground voltage VSS is 0 volts.

다음으로, 이 발명의 제1실시예에 따른 2입력 논리합회로의 동작을 설명한다.Next, the operation of the two-input logic sum circuit according to the first embodiment of the present invention will be described.

제4도와 제5도의 입력전압(A,B)이 모두 0볼트이면, P모스 트랜지스터(MP3,MP4)의 드레인단 전압은 로우레벨이 되고, N모스 트랜지스터(MN3,MN4)의 드레인단 전압도 로우레벨이 된다.If the input voltages A and B of FIGS. 4 and 5 are both 0 volts, the drain terminal voltage of the P-MOS transistors MP3 and MP4 is at a low level, and the drain terminal voltage of the N-MOS transistors MN3 and MN4 is also lower. Low level.

따라서, P모스 트랜지스터(MP4)의 드레인단에서는 로우레벨의 전압이 출력전압(V03)으로서 제공된다. 이때, 로우레벨의 출력전압(V03)은 제6도에 도시된 바와 같이 0볼트가 아니라 1볼트이다.Therefore, the low level voltage is provided as the output voltage V03 at the drain terminal of the P-MOS transistor MP4. At this time, the low-level output voltage V03 is 1 volt instead of 0 volt as shown in FIG.

제4도의 입력전압(A)이 5볼트이고 제5도의 입력전압(B)이 0볼트이면, 로우레벨의 게이트 입력전압(B)에 의해 P모스 트랜지스터(MP3)의 드레인단은 로우레벨이 되고, 하이레벨의 게이트 입력전압(A)에 의해 P모스 트랜지스터(MP4)의 드레인단은 하이레벨이 된다.If the input voltage A of FIG. 4 is 5 volts and the input voltage B of FIG. 5 is 0 volts, the drain terminal of the PMOS transistor MP3 becomes low level by the gate input voltage B of the low level. The drain terminal of the P-MOS transistor MP4 becomes high level by the gate input voltage A of the high level.

하이레벨의 게이트 입력전압(A)에 의해 N모스 트랜지스터(MN4)의 드레인단도 하이레벨이 된다.The drain terminal of the NMOS transistor MN4 also becomes a high level due to the gate input voltage A of the high level.

따라서, P모스 트랜지스터(MP4)의 드레인단에서는 하이레벨의 전압이 출력전압(V03)으로서 제공된다. 이때, 하이레벨의 출력전압(V03)은 제6도에 도시된 바와 같이 5볼트가 아니라 대략 4볼트 정도이다.Therefore, a high level voltage is provided as the output voltage V03 at the drain terminal of the P-MOS transistor MP4. At this time, the high-level output voltage V03 is about 4 volts instead of 5 volts as shown in FIG.

입력전압(A)이 0볼트이고 입력전압(B)이 5볼트인 경우에는, 바로 이전의 경우와 반대로, 하이레벨의 게이트 입력전압(B)에 의해 P모스 트랜지스터(MP3)와 N모스 트랜지스터(MN3)의 드레인단 전압이 하이레벨로 되며, 이 전압은 출력전압(V03)으로서 외부에 제공된다.In the case where the input voltage A is 0 volts and the input voltage B is 5 volts, the PMOS transistor MP3 and the NMOS transistor (by the gate input voltage B at the high level) are reversed as in the previous case. The drain terminal voltage of MN3) becomes high level, and this voltage is provided externally as output voltage V03.

입력전압(A,B)이 모두 5볼트인 경우에는 하이레벨의 게이트 입력전압(A)에 의해 P모스 트랜지스터(MP4)와 N모스 트랜지스터(MN4)의 드레인단 전압이 하이레벨이 되어 출력전압(V03)으로서 외부에 제공된다.When the input voltages A and B are 5 volts, the drain terminal voltages of the P-MOS transistor MP4 and the N-MOS transistor MN4 become high level by the gate input voltage A of the high level. V03) is provided externally.

상기한 바와 같은 설명을 통해, 이 발명의 제1실시예에 따른 2입력 논리합회로는 논리합연산을 수행함을 알 수 있다.As described above, it can be seen that the two-input logic sum circuit according to the first embodiment of the present invention performs a logic sum operation.

이 발명의 제1실시예에 따른 2입력 논리합회로는 일반적인 2입력 논리합회로에 비해 트랜지스터 수를 2개 줄임으로써 반도체 칩상의 면적을 약 30% 감소시킬 수 있다.The two-input logic sum circuit according to the first embodiment of the present invention can reduce the area on the semiconductor chip by about 30% by reducing the number of transistors by two compared with the conventional two-input logic sum circuit.

또한, 이 발명의 제1실시예에 따른 2입력 논리합회로는 출력전압(V03)의 하이레벨이 4볼트이고 로우레벨이 1볼트가 생성됨으로써 하이레벨과 로우레벨 상호간의 전이속도가 더 빨라지는 잇점을 가진다.In addition, the two-input logic sum circuit according to the first embodiment of the present invention has the advantage that the high-speed output voltage V03 is 4 volts and the low-level is generated 1 volt, so that the transition speed between the high and low levels is faster. Has

즉, 이 발명의 제1실시예에 따른 2입력 논리합회로에서 게이트 입력전압의 인가여부에 관계없이 P모스 트랜지스터(MP3)의 소스단에 전압(VDD)이 인가되고 두개의 N모스 트랜지스터의 소스단에 그라운드 전압(VSS)이 인가되기 때문에 입력전압의 변화에 민감하게 반응한다.That is, in the two-input logic sum circuit according to the first embodiment of the present invention, the voltage VDD is applied to the source terminal of the PMOS transistor MP3 regardless of whether the gate input voltage is applied, and the source terminals of the two NMOS transistors. Because the ground voltage (VSS) is applied to the response is sensitive to the change in the input voltage.

이로 인해, 이 발명의 제1실시예에 다른 2입력 논리합회로는 일반적인 2입력논리합회로에 비해 출력전압의 하이레벨로의 상승시간이 약 49%, 로우레벨로의 하강시간이 약 25% 빨라진다.As a result, the two-input logic sum circuit according to the first embodiment of the present invention has about 49% faster rise time of the output voltage to the high level and about 25% fall time to the low level than the conventional two input logic sum circuit.

다음으로, 제7도~제11도를 참조하여 이 발명의 제2실시예에 따른 3입력 논리합회로를 설명한다.Next, a three-input logic sum circuit according to a second embodiment of the present invention will be described with reference to FIGS.

제7도에 도시된 바와 같이, 이 발명의 제2실시예에 따른 3입력 논리합회로는 세개의 P모스 트랜지스터(MP3,MP4,MP5)와 세개의 N모스 트랜지스터(MN3,MN4,MN5)로 구성된다.As shown in FIG. 7, the three-input logic sum circuit according to the second embodiment of the present invention is composed of three P-MOS transistors MP3, MP4, and MP5 and three N-MOS transistors MN3, MN4, and MN5. do.

P모스 트랜지스터(MP3)의 드레인단과 P모스 트랜지스터(MP4)의 소스단은 서로 연결되며, P모스 트랜지스터(MP4)의 드레인단과 P모스 트랜지스터(MP5)의 소스단은 서로 연결되며, 세개의 N모스 트랜지스터(MN3,MN4,MN5)의 각각의 드레인단은 서로 연결되고 각각의 소스단은 서로 연결되며, P모스 트랜지스터(MP5)의 드레인단과 세개의 N모스 트랜지스터(MN3,MN4,MN5)의 드레인단들은 서로 연결된다. 또한, P모스 트랜지스터(MP3)의 소스단에는 그라운드 전압(VSS)이 인가되며, N모스 트랜지스터(MN3,MN4,MN5)의 소스단에는 전압(VDD)이 인가된다.The drain terminal of the P-MOS transistor MP3 and the source terminal of the P-MOS transistor MP4 are connected to each other. The drain terminal of the P-MOS transistor MP4 and the source terminal of the P-MOS transistor MP5 are connected to each other. Each drain terminal of the transistors MN3, MN4, and MN5 is connected to each other, and each source terminal is connected to each other, and the drain terminal of the P-MOS transistor MP5 and the drain terminal of the three N-MOS transistors MN3, MN4, and MN5. Are connected to each other. In addition, the ground voltage VSS is applied to the source terminal of the P-MOS transistor MP3 and the voltage VDD is applied to the source terminal of the N-MOS transistors MN3, MN4, and MN5.

P모스 트랜지스터(MP5)와 N모스 트랜지스터(MN5)의 각 게이트단에는 입력전압(A)이 공통으로 인가되고, P모스 트랜지스터(MP4)와 N모스 트랜지스터(MN4)의 각 게이트단에는 입력전압(B)이 공통으로 인가되며, P모스 트랜지스터(MP3)와 N모스 트랜지스터(MN3)의 각 게이트단에는 입력전압(C)이 공통으로 인가되며, P모스 트랜지스터(MP5)와 N모스 트랜지스터(MN3,MN4,MN5)의 접점에서는 출력전압(V04)이 생성된다.An input voltage A is commonly applied to each gate terminal of the P-MOS transistor MP5 and the N-MOS transistor MN5, and an input voltage is applied to each gate terminal of the P-MOS transistor MP4 and the N-MOS transistor MN4. B) is commonly applied, and the input voltage C is commonly applied to each gate terminal of the PMOS transistor MP3 and the NMOS transistor MN3, and the PMOS transistor MP5 and the NMOS transistor MN3, The output voltage V04 is generated at the contacts of MN4 and MN5.

P모스 트랜지스터(MP3)의 소스단에는 전압(VDD)이 인가되며, 세 N모스 트랜지스터(MN3,MN4,MN5)의 소스단에는 그라운드 전압(VSS)이 인가된다.The voltage VDD is applied to the source terminal of the P-MOS transistor MP3, and the ground voltage VSS is applied to the source terminal of the three N-MOS transistors MN3, MN4, and MN5.

제8도에는 입력전압(A)의 파형이 도시되어 있고, 제9도에는 입력전압(B)의 파형이 도시되어 있으며, 제10도에는 입력전압(C)의 파형이 도시되어 있으며, 제11도에는 출력전압(V04)의 파형이 도시되어 있다.FIG. 8 shows the waveform of the input voltage A, FIG. 9 shows the waveform of the input voltage B, FIG. 10 shows the waveform of the input voltage C, and FIG. The waveform of the output voltage V04 is shown in FIG.

이 발명의 제2실시예에 따른 3입력 논리합회로는 제1실시예의 2입력 논리합회로의 두 P모스 트랜지스터에 또하나의 P모스 트랜지스터가 직렬로 부가되고, 두 N모스 트랜지스터에 또하나의 N모스 트랜지스터가 병렬로 부가되어 구성된다.In the three-input logic sum circuit according to the second embodiment of the present invention, another PMOS transistor is added in series to the two PMOS transistors of the two-input logic sum circuit of the first embodiment, and another NMOS is added to the two NMOS transistors. Transistors are added in parallel.

이에 따라, 회로의 동작은 입력이 3개인 것을 제외하고는 이 발명의 제1실시예와 유사하다.Accordingly, the operation of the circuit is similar to the first embodiment of the present invention except that there are three inputs.

제8도의 입력전압(A)이 5볼트이고, 제9도의 입력전압(B)이 0볼트이고, 제10도의 입력전압(C)이 5볼트인 경우를 예로 들어 3입력 논리합회로의 동작을 설명한다.The operation of the three-input logic circuit will be described with an example where the input voltage A of FIG. 8 is 5 volts, the input voltage B of FIG. 9 is 0 volts, and the input voltage C of FIG. 10 is 5 volts. do.

각 모스 트랜지스터는 선형동작을 하므로, 하이레벨의 게이트 입력전압(C)에 의해 P모스 트랜지스터(MP3)의 드레인단 전압과 N모스 트랜지스터(MN3)의 드레인단 전압은 하이레벨이 된다.Since each MOS transistor performs a linear operation, the drain terminal voltage of the PMOS transistor MP3 and the drain terminal voltage of the NMOS transistor MN3 become high level by the gate input voltage C of the high level.

로우레벨의 게이트 입력전압(B)에 의해 P모스 트랜지스터(MP4)의 드레인단 전압과 N모스 트랜지스터(MN4)의 드레인단 전압은 로우레벨이 된다.The drain terminal voltage of the P-MOS transistor MP4 and the drain terminal voltage of the N-MOS transistor MN4 become low level by the gate input voltage B of the low level.

하이레벨의 게이트 입력전압(A)에 의해 P모스 트랜지스터(MP5)의 드레인단 전압과 N모스 트랜지스터(MN5)의 드레인단 전압은 하이레벨이 된다.Due to the high level gate input voltage A, the drain terminal voltage of the P-MOS transistor MP5 and the drain terminal voltage of the N-MOS transistor MN5 become high level.

결과적으로, N모스 트랜지스터(MN4)의 드레인단 전압이 로우레벨이지만 N모스 트랜지스터(MN5)의 드레인단 전압이 하이레벨이므로 출력전압(V04)은 하이레벨이 된다.As a result, the drain terminal voltage of the NMOS transistor MN4 is low level, but the output terminal V04 becomes high level because the drain terminal voltage of the NMOS transistor MN5 is high level.

이에 관해서는 제11도에 도시되어 있으며, 입력전압(A)이 5볼트이고 입력전압(B)이 0볼트이고 입력전압(C)이 5볼트인 경우, 출력전압(V04)이 하이레벨인 4볼트인 것을 알 수 있다.This is illustrated in FIG. 11, where the input voltage A is 5 volts, the input voltage B is 0 volts, and the input voltage C is 5 volts. It can be seen that the bolt.

이 발명의 제2실시예에 따른 3입력 논리합회로는 제1실시예와 마찬가지로 반도체 칩상의 면적을 약 25% 감소시킬 수 있다.The three-input logic sum circuit according to the second embodiment of the present invention can reduce the area on the semiconductor chip by about 25% as in the first embodiment.

또한, 이 발명의 제2실시예에 따른 논리합회로는 입력전압(A,B,C)의 VDD/2지점을 기준으로 하여 출력전압(V04)의 VDD/2 지점을 측정한 결과 일반적인 3입력 논리합회로에 비해 상승시간에서 약 60%, 하강시간에서 약 100% 빨라진다.In addition, the logic sum circuit according to the second embodiment of the present invention measures a VDD / 2 point of the output voltage V04 based on the VDD / 2 points of the input voltages A, B, and C, and thus generates a general three-input logic sum. It is about 60% faster in the rise time and about 100% faster in the fall time than the circuit.

다음으로, 제12도~제17도를 참조하여 이 발명의 제3실시예에 따른 4입력 논리합회로를 설명한다.Next, the four-input logic sum circuit according to the third embodiment of the present invention will be described with reference to FIGS.

제12도에 도시된 바와 같이, 이 발명의 제3실시예에 따른 4입력 논리합회로는 네개의 P모스 트랜지스터(MP3,MP4,MP5,MP6)와 네개의 N모스 트랜지스터(MN3,MN4,MN5,MN6)로 구성된다.As shown in FIG. 12, the four-input logic sum circuit according to the third embodiment of the present invention includes four P-MOS transistors MP3, MP4, MP5, and MP6 and four N-MOS transistors MN3, MN4, MN5, MN6).

P모스 트랜지스터(MP3)의 드레인단과 P모스 트랜지스터(MP4)의 소스단은 서로 연결되며, P모스 트랜지스터(MP4)의 드레인단과 P모스 트랜지스터(MP5)의 소스단은 서로 연결되며, P모스 트랜지스터(MP5)의 드레인단과 P모스 트랜지스터(MP6)의 소스단은 서로 연결되며, 네개의 N모스 트랜지스터(MN3,MN4,MN5,MN6)의 각각의 드레인단은 서로 연결되고 각각의 소스단은 서로 연결되며, P모스 트랜지스터(MP6)의 드레인단과 네개의 N모스 트랜지스터(MN3,MN4,MN5,MN6)의 드레인단들은 서로 연결된다. 또한, P모스 트랜지스터(MP3)의 소스단에는 그라운드 전압(VSS)이 인가되며, N모스 트랜지스터(MN3,MN4,MN5,MN6)의 소스단에는 전압(VDD)이 인가된다.The drain terminal of the PMOS transistor MP3 and the source terminal of the PMOS transistor MP4 are connected to each other, the drain terminal of the PMOS transistor MP4 and the source terminal of the PMOS transistor MP5 are connected to each other, and the PMOS transistor ( The drain terminal of the MP5 and the source terminal of the P-MOS transistor MP6 are connected to each other, and the respective drain terminals of the four N-MOS transistors MN3, MN4, MN5, and MN6 are connected to each other, and each source terminal is connected to each other. The drain terminal of the P-MOS transistor MP6 and the drain terminals of the four N-MOS transistors MN3, MN4, MN5, and MN6 are connected to each other. The ground voltage VSS is applied to the source terminal of the P-MOS transistor MP3 and the voltage VDD is applied to the source terminal of the N-MOS transistors MN3, MN4, MN5, and MN6.

P모스 트랜지스터(MP6)와 N모스 트랜지스터(MN6)의 각 게이트단에는 입력전압(A)이 공통으로 인가되고, P모스 트랜지스터(MP5)와 N모스 트랜지스터(MN5)의 각 게이트단에는 입력전압(B)이 공통으로 인가되며, P모스 트랜지스터(MP4)와 N모스 트랜지스터(MN4)의 각 게이트단에는 입력전압(C)이 공통으로 인가되며, P모스 트랜지스터(MP3)와 N모스 트랜지스터(MN3)의 각 게이트단에는 입력전압(D)이 공통으로 인가되며, P모스 트랜지스터(MP6)와 N모스 트랜지스터(MN3,MN4,MN5,MN6)의 접점에서는 출력전압(V05)이 생성된다.An input voltage A is commonly applied to each gate terminal of the PMOS transistor MP6 and the NMOS transistor MN6, and an input voltage (A) is applied to each gate terminal of the PMOS transistor MP6 and the NMOS transistor MN5. B) is commonly applied, and an input voltage C is commonly applied to each gate terminal of the PMOS transistor MP4 and the NMOS transistor MN4, and the PMOS transistor MP3 and the NMOS transistor MN3. An input voltage D is commonly applied to each gate terminal of the output terminal, and an output voltage V05 is generated at the contacts of the PMOS transistor MP6 and the NMOS transistors MN3, MN4, MN5, and MN6.

네개의 P모스 트랜지스터(MP3,MP4,MP5,MP6)의 베이스단에는 전압(VDD)이 인가되며, 네개의 N모스 트랜지스터(MN3,MN4,MN5,MN6)의 베이스단에느 그라운드 전압(VSS)이 인가된다.The voltage VDD is applied to the base terminals of the four P-MOS transistors MP3, MP4, MP5, and MP6, and the ground voltage VSS is applied to the base terminals of the four N-MOS transistors MN3, MN4, MN5, and MN6. Is applied.

제13도에는 입력전압(A)의 파형이 도시되어 있고, 제14도에는 입력전압(B)의 파형이 도시되어 있으며, 제15도에는 입력전압(C)의 파형이 도시되어 있으며, 제16도에는 입력전압(D)의 파형이 도시되어 있으며, 제17도에는 출력전압(V05)의 파형이 도시되어 있다.FIG. 13 shows the waveform of the input voltage A, FIG. 14 shows the waveform of the input voltage B, FIG. 15 shows the waveform of the input voltage C, and FIG. The waveform of the input voltage D is shown in FIG. 17, and the waveform of the output voltage V05 is shown in FIG.

이 발명의 제3실시예에 따른 4입력 논리합회로는 제2실시예의 3입력 논리합회로의 세 P모스 트랜지스터에 또하나의 P모스 트랜지스터가 직렬로 부가되고, 세 N모스 트랜지스터에 또하나의 N모스 트랜지스터가 병렬로 부가되어 구성된다.In the four-input logic sum circuit according to the third embodiment of the present invention, another PMOS transistor is added in series to the three PMOS transistors of the three-input logic sum circuit of the second embodiment, and another NMOS is added to the three NMOS transistors. Transistors are added in parallel.

이에 따라, 회로의 동작은 입력이 4개인 것을 제외하고는 이 발명의 제2실시예와 유사하다.Accordingly, the operation of the circuit is similar to the second embodiment of the present invention except that there are four inputs.

제13도의 입력전압(A)이 5볼트이고, 제14도의 입력전압(B)이 0볼트이고, 제15도의 입력전압(C)이 5볼트이고, 제16도의 입력전압(D)이 0볼트인 경우를 예로 들어 4입력 논리합회로의 동작을 설명한다.The input voltage A of FIG. 13 is 5 volts, the input voltage B of FIG. 14 is 0 volts, the input voltage C of FIG. 15 is 5 volts, and the input voltage D of FIG. 16 is 0 volts. For example, the operation of the four-input logic circuit will be described.

각 모스 트랜지스터는 선형동작을 하므로, 로우레벨의 게이트 입력전압(D)에 의해 P모스 트랜지스터(MP3)의 드레인단 전압과 N모스 트랜지스터(MN3)의 드레인단 전압은 로우레벨이 된다.Since each MOS transistor performs linear operation, the drain terminal voltage of the P-MOS transistor MP3 and the drain terminal voltage of the N-MOS transistor MN3 become low level by the gate input voltage D of the low level.

하이레벨의 게이트 입력전압(C)에 의해 P모스 트랜지스터(MP4)의 드레인단 전압과 N모스 트랜지스터(MN4)의 드레인단 전압은 하이레벨이 된다.The drain terminal voltage of the P-MOS transistor MP4 and the drain terminal voltage of the N-MOS transistor MN4 become high level by the gate input voltage C of the high level.

로우레벨의 게이트 입력전압(B)에 의해 P모스 트랜지스터(MP5)의 드레인단 전압과 N모스 트랜지스터(MN5)의 드레인단 전압은 로우레벨이 된다.The drain terminal voltage of the P-MOS transistor MP5 and the drain terminal voltage of the N-MOS transistor MN5 become low level by the gate input voltage B of the low level.

하이레벨의 게이트 입력전압(A)에 의해 P모스 트랜지스터(MP6)의 드레인단 전압과 N모스 트랜지스터(MN6)의 드레인단 전압은 하이레벨이 된다.The drain terminal voltage of the P-MOS transistor MP6 and the drain terminal voltage of the N-MOS transistor MN6 become high level by the gate input voltage A of the high level.

결과적으로, N모스 트랜지스터(MN4,MN6)의 드레인단 전압이 로우레벨이지만 N모스 트랜지스터(MN3,MN5)의 드레인단 전압이 하이레벨이므로 출력전압(V05)은 하이레벨이 된다.As a result, the drain terminal voltage of the NMOS transistors MN4 and MN6 is at a low level, but the output terminal V05 is at a high level because the drain terminal voltage of the NMOS transistors MN3 and MN5 is at a high level.

이에 관해서는 제17도에 도시되어 있으며, 입력전압(A)이 5볼트이고 입력전압(B)이 0볼트이고 입력전압(C)이 5볼트이고 입력전압(D)이 0볼트인 경우, 출력전압(V05)이 하이레벨인 4볼트인 것을 알 수 있다.This is illustrated in FIG. 17, where the input voltage A is 5 volts, the input voltage B is 0 volts, the input voltage C is 5 volts, and the input voltage D is 0 volts. It can be seen that the voltage V05 is 4 volts at the high level.

이 발명의 제3실시예에 따른 4입력 논리합회로는 제2실시예와 마찬가지로 반도체 칩상의 면적을 약 20% 감소시킬 수 있다.The four-input logic sum circuit according to the third embodiment of the present invention can reduce the area on the semiconductor chip by about 20% as in the second embodiment.

또한, 이 발명의 제2실시예에 따른 논리합회로는 입력전압(A,B,C,D)의 VDD/2 지점을 기준으로 하여 출력전압(V05)의 VDD/2 지점을 측정한 결과 일반적인 4입력 논리합회로에 비해 상승시간에서 약 54%, 하강시간에서 약 111% 빨라진다.In addition, the logic sum circuit according to the second embodiment of the present invention measures the VDD / 2 points of the output voltage (V05) on the basis of the VDD / 2 points of the input voltages (A, B, C, D). It is about 54% faster at the rise time and about 111% at the fall time than the input logic circuit.

다음으로, 제18도~제21도를 참조하여 이 발명의 제4실시예에 따른 2입력 논리곱회로를 설명한다.Next, a two-input AND circuit according to a fourth embodiment of the present invention will be described with reference to FIGS. 18 to 21. FIG.

제18도에 도시된 바와 같이, 이 발명의 제4실시예에 따른 2입력 논리곱회로는 두개의 P모스 트랜지스터(MP7,MP8)와 두개의 N모스 트랜지스터(MN7,MN8)로 구성된다.As shown in FIG. 18, the two-input AND circuit according to the fourth embodiment of the present invention is composed of two P-MOS transistors MP7 and MP8 and two N-MOS transistors MN7 and MN8.

두 P모스 트랜지스터(MP7,MP8)의 각 드레인단은 서로 연결되고, N모스 트랜지스터(MN7)의 소스단과 N모스 트랜지스터(MN8)의 드레인단은 서로 연결되며, 두 P모스 트랜지스터 트랜지스터(MP7,MP8)의 드레인단들은 N모스 트랜지스터(MN7)의 드레인단과 연결된다. 또한, 두 P모스 트랜지스터(MP7,MP8)의 소스단에는 그라운드 전압(VSS)이 인가되며, N모스 트랜지스터(MN8) 소스단에는 전압(VDD)이 인가된다.Each drain terminal of the two PMOS transistors MP7 and MP8 is connected to each other, a source terminal of the NMOS transistor MN7 and a drain terminal of the NMOS transistor MN8 are connected to each other, and two PMOS transistor transistors MP7 and MP8 are connected to each other. The drain terminals of the N 'transistors are connected to the drain terminals of the N-MOS transistor MN7. In addition, the ground voltage VSS is applied to the source terminals of the two P-MOS transistors MP7 and MP8, and the voltage VDD is applied to the source terminals of the NMOS transistor MN8.

P모스 트랜지스터(MP8)와 N모스 트랜지스터(MN7)의 각 게이트단에는 입력전압(A)이 공통으로 인가되고, P모스 트랜지스터(MP7)와 N모스 트랜지스터(MN8)의 각 게이트단에는 입력전압(B)이 공통으로 인가되며, P모스 트랜지스터(MP7,MP8)와 N모스 트랜지스터(MN7)의 접점에서는 출력전압(V06)이 생성된다.An input voltage A is commonly applied to each gate terminal of the PMOS transistor MP8 and the NMOS transistor MN7, and an input voltage (A) is applied to each gate terminal of the PMOS transistor MP7 and the NMOS transistor MN8. B) is commonly applied, and an output voltage V06 is generated at the contacts of the PMOS transistors MP7 and MP8 and the NMOS transistor MN7.

두 P모스 트랜지스터(MP7,MP8)의 소스단에는 전압(VDD)이 인가되며, N모스 트랜지스터(MN8)의 소스단에는 그라운드 전압(VSS)이 인가된다.The voltage VDD is applied to the source terminals of the two P-MOS transistors MP7 and MP8, and the ground voltage VSS is applied to the source terminals of the N-MOS transistor MN8.

제19도에는 입력전압(A)의 파형이 도시되어 있고, 제20도에는 입력전압(B)의 파형이 도시되어 있으며, 제21도에는 출력전압(V06)의 파형이 도시되어 있다.FIG. 19 shows the waveform of the input voltage A, FIG. 20 shows the waveform of the input voltage B, and FIG. 21 shows the waveform of the output voltage V06.

제18도에 도시된 회로에서 입력전압(A,B)은 0볼트 또는 5볼트이고, 전압(VDD)은 5볼트이며, 그라운드 전압(VSS)은 0볼트이다.In the circuit shown in FIG. 18, the input voltages A and B are 0 volts or 5 volts, the voltage VDD is 5 volts, and the ground voltage VSS is 0 volts.

다음으로, 이 발명의 제4실시예에 따른 2입력 논리곱회로의 동작을 설명한다.Next, the operation of the two-input AND circuit according to the fourth embodiment of the present invention will be described.

제19도와 제20도의 입력전압(A,B)이 모두 0볼트이면, 각 모스 트랜지스터의 선형동작으로 인해 P모스 트랜지스터(MP7,MP8)의 드레인단 전압은 로우레벨이 되고, N모스 트랜지스터(MN7,MN8)의 드레인단 전압도로우레벨이 된다.If the input voltages A and B of FIGS. 19 and 20 are both 0 volts, the drain terminal voltages of the P-MOS transistors MP7 and MP8 become low level due to the linear operation of the respective MOS transistors, and the N-MOS transistor MN7. The drain terminal voltage of the MN8 is at the low level.

따라서, P모스 트랜지스터(MP4)의 드레인단에서는 로우레벨의 전압이 출력전압(V06)으로서 제공된다. 이때, 로우레벨의 출력전압(V06)은 제21도에 도시된 바와 같이 0볼트가 아니라 1볼트이다.Therefore, a low level voltage is provided as the output voltage V06 at the drain terminal of the P-MOS transistor MP4. At this time, the low-level output voltage V06 is 1 volt instead of 0 volt as shown in FIG.

제19도의 입력전압(A)이 5볼트이고 제20도의 입력전압(B)이 0볼트이면, 로우레벨의 게이트 입력전압(B)에 의해 P모스 트랜지스터(MP7)의 드레인단은 로우레벨이 되고, 하이레벨의 게이트 입력전압(A)에 의해 P모스 트랜지스터(MP8)의 드레인단은 하이레벨이 된다.When the input voltage A of FIG. 19 is 5 volts and the input voltage B of FIG. 20 is 0 volts, the drain terminal of the PMOS transistor MP7 becomes low level by the gate input voltage B of the low level. The drain terminal of the P-MOS transistor MP8 becomes high level by the gate input voltage A of the high level.

한편, 로우레벨의 게이트 입력전압(B)에 의해 N모스 트랜지스터(MN8)의 드레인단 전압은 로우레벨이 된다. 이에 따라, N모스 트랜지스터(MN7)의 소스단 전압은 로우레벨이 되며, 하이레벨의 게이트 입력전압(A)이 인가되더라도 N모스 트랜지스터(MN7)의 드레인단 전압은 로우레벨이 된다.On the other hand, the drain terminal voltage of the N-MOS transistor MN8 becomes low level by the gate input voltage B of the low level. Accordingly, the source terminal voltage of the NMOS transistor MN7 becomes low level, and the drain terminal voltage of the NMOS transistor MN7 becomes low level even when the gate input voltage A of the high level is applied.

결국, N모스 트랜지스터(MN7)의 드레인단 전압이 로우레벨이므로 P모스 트랜지스터(MP7,MP8)의 드레인단에서는 로우레벨의 전압이 출력전압(V06)으로서 제공된다.As a result, since the drain terminal voltage of the N-MOS transistor MN7 is at the low level, the low-level voltage is provided as the output voltage V06 at the drain terminal of the P-MOS transistors MP7 and MP8.

이때, 하이레벨의 출력전압(V06)은 제21도에 도시된 바와 같이 0볼트가 아니라 대략 1볼트 정도이다.At this time, the high-level output voltage V06 is about 1 volt, rather than 0 volt, as shown in FIG.

입력전압(A)이 0볼트이고 입력전압(B)이 5볼트인 경우에는, 하이레벨의 게이트 입력전압(B)에 의해 P모스 트랜지스터(MP7)와 N모스 트랜지스터(MN8)의 드레인단 전압이 하이레벨로 된다.When the input voltage A is 0 volts and the input voltage B is 5 volts, the drain terminal voltages of the PMOS transistor MP7 and the NMOS transistor MN8 are set by the gate input voltage B of the high level. The high level is reached.

또한, 로우레벨의 게이트 입력전압(A)에 의해 P모스 트랜지스터(MP8)와 N모스 트랜지스터(MN7)의 드레인단 전압이 로우레벨이 된다.In addition, the drain terminal voltages of the P-MOS transistor MP8 and the N-MOS transistor MN7 become low level by the gate input voltage A of the low level.

결국, N모스 트랜지스터(MN7)의 드레인단 전압이 로우레벨로 됨에 따라 출력전압(V06)은 로우레벨이 된다.As a result, the output voltage V06 becomes low as the drain terminal voltage of the N-MOS transistor MN7 becomes low.

입력전압(A,B)이 모두 5볼트인 경우에는 하이레벨의 게이트 입력전압(A)에 의해 P모스 트랜지스터(MP8)와 N모스 트랜지스터(MN7)의 드레인단 전압이 하이레벨로 되고, 하이레벨의 게이트 입력전압(B)에 의해 P모스 트랜지스터(MP7)와 N모스 트랜지스터(MN8)의 드레인단 전압이 하이레벨로 되어 하이레벨의 전압이 출력전압(V06)으로서 외부에 제공된다.When the input voltages A and B are 5 volts, the drain terminal voltages of the P-MOS transistor MP8 and the N-MOS transistor MN7 become high level by the gate input voltage A of high level. The drain input voltages of the P-MOS transistor MP7 and the N-MOS transistor MN8 become high level by the gate input voltage B, and the high-level voltage is supplied externally as the output voltage V06.

상기한 바와 같은 설명을 통해, 이 발명의 제4실시예에 따른 2입력 논리곱회로는 논리곱연산을 수행함을 알 수 있다.Through the above description, it can be seen that the two-input AND circuit according to the fourth embodiment of the present invention performs an AND operation.

이 발명의 제4실시예에 따른 2입력 논리곱회로는 일반적인 2입력 논리곱회로에 비해 트랜지스터 수를 2개 줄임으로써 반도체 칩상의 면적을 약 30% 감소시킬 수 있다.The two-input AND circuit according to the fourth embodiment of the present invention can reduce the area on the semiconductor chip by about 30% by reducing the number of transistors by two compared with the conventional two-input AND circuit.

또한, 이 발명의 제4실시예에 따른 2입력 논리곱회로는 출력전압(V06)의 하이레벨이 4볼트이고 로우레벨이 1볼트로 되게 세팅함으로써 하이레벨과 로우레벨 상호간의 전이속도가 더 빨라지는 잇점을 가진다.In addition, the two-input AND circuit according to the fourth embodiment of the present invention sets the output voltage V06 so that the high level is 4 volts and the low level is 1 volt, thereby making the transition speed between the high and low levels faster. Has the advantage.

즉, 이 발명의 제4실시예에 따른 2입력 논리곱회로에서 게이트 입력전압의 인가여부에 관계없이 두개의 P모스 트랜지스터의 소스단에 전압(VDD)이 인가되고 N모스 트랜지스터(MN8)의 소스단에 그라운드 전압(VSS)이 인가되기 때문에 입력전압의 변화에 민감하게 반응한다.That is, in the two-input AND circuit according to the fourth embodiment of the present invention, the voltage VDD is applied to the source terminals of the two PMOS transistors regardless of whether the gate input voltage is applied and the source of the NMOS transistor MN8. However, since the ground voltage VSS is applied to the circuit, it reacts sensitively to the change in the input voltage.

이로 인해, 이 발명의 제4실시예에 따른 2입력 논리곱회로는 일반적인 2입력 논리곱회로에 비해 출력전압의 하이레벨로의 상승시간이 약 60%, 로우레벨로의 하강시간이 약 74% 빨라진다.As a result, in the two-input AND circuit according to the fourth embodiment of the present invention, the rise time of the output voltage to the high level is about 60% and the fall time to the low level is about 74% compared to the general two-input AND circuit. Faster.

다음으로, 제22도~제26도를 참조하여 이 발명의 제5실시예에 따른 3입력 논리곱회로를 설명한다.Next, a three-input AND circuit according to a fifth embodiment of the present invention will be described with reference to FIGS. 22 to 26. FIG.

제22도에 도시된 바와 같이, 이 발명의 제5실시예에 따른 3입력 논리곱회로는 세개의 P모스 트랜지스터(MP7,MP8,MP9)와 세개의 N모스 트랜지스터(MN7,MN8,MN9)로 구성된다.As shown in FIG. 22, the three-input AND circuit according to the fifth embodiment of the present invention includes three P-MOS transistors MP7, MP8, and MP9 and three N-MOS transistors MN7, MN8, and MN9. It is composed.

세개의 P모스 트랜지스터(MP7,MP8,MP9)의 각 드레인단은 서로 연결되고, N모스 트랜지스터(MN7)의 소스단과 N모스 트랜지스터(MN8)의 드레인단은 서로 연결되고, N모스 트랜지스터(MN8)의 소스단과 N모스 트랜지스터(MN9)의 드레인단은 서로 연결되며, 세 P모스 트랜지스터(MP7,MP8,MP9)의 드레인단들은 N모스 트랜지스터(MN7)의 드레인단과 연결된다. 또한, 세 P모스 트랜지스터(MP7,MP8,MP9)의 소스단에는 그라운드 전압(VSS)이 인가되며, N모스 트랜지스터(MN9)의 소스단에는 전압(VDD)이 인가된다.The drain terminals of the three P-MOS transistors MP7, MP8, and MP9 are connected to each other, the source terminal of the N-MOS transistor MN7 and the drain terminal of the N-MOS transistor MN8 are connected to each other, and the N-MOS transistor MN8 The source terminal and the drain terminal of the N-MOS transistor MN9 are connected to each other, and the drain terminals of the three P-MOS transistors MP7, MP8, and MP9 are connected to the drain terminal of the N-MOS transistor MN7. The ground voltage VSS is applied to the source terminal of the three P-MOS transistors MP7, MP8, and MP9, and the voltage VDD is applied to the source terminal of the N-MOS transistor MN9.

P모스 트랜지스터(MP9)와 N모스 트랜지스터(MN7)의 각 게이트단에는 입력전압(A)이 공통으로 인가되고, P모스 트랜지스터(MP8)와 N모스 트랜지스터(MN8)의 각 게이트단에는 입력전압(B)이 공통으로 인가되고, P모스 트랜지스터(MP7)와 N모스 트랜지스터(MN9)의 각 게이트단에는 입력전압(C)이 공통으로 인가되며, P모스 트랜지스터(MP7,MP8,MP9)와 N모스 트랜지스터(MN7)의 접점에서는 출력전압(V07)이 생성된다.An input voltage A is commonly applied to each gate terminal of the PMOS transistor MP9 and the NMOS transistor MN7, and an input voltage (A) is applied to each gate terminal of the PMOS transistor MP8 and the NMOS transistor MN8. B) is commonly applied, and the input voltage C is commonly applied to each gate terminal of the P-MOS transistor MP7 and the N-MOS transistor MN9, and the P-MOS transistors MP7, MP8, MP9 and N-MOS are applied in common. The output voltage V07 is generated at the contact of the transistor MN7.

세 P모스 트랜지스터(MP7,MP8,MP9)의 소스단에는 전압(VDD)이 인가되며, N모스 트랜지스터(MN9)의 소스단에는 그라운드 전압(VSS)이 인가된다.The voltage VDD is applied to the source terminal of the three P-MOS transistors MP7, MP8, and MP9, and the ground voltage VSS is applied to the source terminal of the N-MOS transistor MN9.

제23도에는 입력전압(A)의 파형이 도시되어 있고, 제24도에는 입력전압(B)의 파형이 도시되어 있고, 제25도에는 입력전압(C)의 파형이 도시되어 있으며, 제26도에는 출력전압(V07)의 파형이 도시되어 있다.FIG. 23 shows the waveform of the input voltage A, FIG. 24 shows the waveform of the input voltage B, FIG. 25 shows the waveform of the input voltage C, and FIG. The waveform of the output voltage V07 is shown in FIG.

제22도에 도시된 회로에서 입력전압(A,B,C)은 0볼트 또는 5볼트이고, 전압(VDD)은 5볼트이며, 그라운드 전압(VSS)은 0볼트이다.In the circuit shown in FIG. 22, the input voltages A, B, and C are zero or five volts, the voltage VDD is five volts, and the ground voltage VSS is zero volts.

다음으로, 이 발명의 제5실시예에 따른 3입력 논리곱회로의 동작을 설명한다.Next, the operation of the three-input AND circuit according to the fifth embodiment of the present invention will be described.

이 발명의 제5실시예에 따른 3입력 논리곱회로는 제4실시예의 2입력 논리곱회로의 두 P모스 트랜지스터에 또하나의 P모스 트랜지스터가 병렬로 부가되고, 두 N모스 트랜지스터에 또하나의 N모스 트랜지스터가 직렬로 부가되어 구성된다.In the three-input AND circuit according to the fifth embodiment of the present invention, another P-MOS transistor is added in parallel to the two P-MOS transistors of the two-input AND circuit of the fourth embodiment, and another is applied to the two N-MOS transistors. The NMOS transistor is added in series and is comprised.

이에 따라, 회로의 동작은 입력이 3개인 것을 제외하고는 이 발명의 제4실시예와 유사하다.Accordingly, the operation of the circuit is similar to the fourth embodiment of the present invention except that there are three inputs.

제23도의 입력전압(A)이 5볼트이고, 제24도의 입력전압(B)이 0볼트이고, 제25도의 입력전압(C)이 5볼트인 경우를 예로 들어 3입력 논리곱회로의 동작을 설명한다.The operation of the three-input logic circuit is shown in the example where the input voltage A of FIG. 23 is 5 volts, the input voltage B of FIG. 24 is 0 volts, and the input voltage C of FIG. 25 is 5 volts. Explain.

각 모스 트랜지스터는 선형동작을 하므로, 하이레벨의 게이트 입력전압(C)에 의해 P모스 트랜지스터(MP7)의 드레인단 전압과 N모스 트랜지스터(MN9)의 드레인단 전압은 하이레벨이 된다.Since each MOS transistor performs a linear operation, the drain terminal voltage of the PMOS transistor MP7 and the drain terminal voltage of the NMOS transistor MN9 become high level by the gate input voltage C of the high level.

로우레벨의 게이트 입력전압(B)에 의해 P모스 트랜지스터(MP8)의 드레인단 전압과 N모스 트랜지스터(MN8)의 드레인단 전압은 로우레벨이 된다.The drain terminal voltage of the P-MOS transistor MP8 and the drain terminal voltage of the N-MOS transistor MN8 become low level by the gate input voltage B of the low level.

하이레벨의 게이트 입력전압(A)에 의해 P모스 트랜지스터(MP9)의 드레인단 전압은 하이레벨이 된다. 그러나, N모스 트랜지스터(MN7)의 드레인단 전압은 N모스 트랜지스터(MN8)의 로우레벨의 드레인단 전압에 의해 로우레벨이 된다.The drain terminal voltage of the PMOS transistor MP9 becomes high level by the gate input voltage A of the high level. However, the drain terminal voltage of the NMOS transistor MN7 becomes low level by the drain terminal voltage of the low level of the NMOS transistor MN8.

결국, N모스 트랜지스터(MN7)의 드레인단 전압의 로우레벨로 인해 이 발명의 제5실시예에 따른 제3입력 논리곱회로의 출력전압(V07)은 로우레벨이 된다.As a result, the output voltage V07 of the third input AND circuit according to the fifth embodiment of the present invention becomes low level due to the low level of the drain terminal voltage of the NMOS transistor MN7.

이 발명의 제5실시예에 따른 3입력 논리곱회로의 출력전압(V07)이 하이레벨이 되기 위해서는 세개의 N모스 트랜지스터(MN7~MN9)의 드레인단 전압이 모두 하이레벨로 되어야 하며, 이를 위해서는 세 입력전압(A,B,C)이 모두 하이레벨이 되어야 한다.In order for the output voltage V07 of the three-input AND circuit according to the fifth embodiment of the present invention to be at a high level, the drain terminal voltages of the three N-MOS transistors MN7 to MN9 must all be at a high level. All three input voltages (A, B, and C) must be at a high level.

제23도의 입력전압(A)이 하이레벨이고, 제24도의 입력전압(B)이 하이레벨이고, 제25도의 입력전압(C)이 하이레벨인 경우에 제26도의 출력전압(V07)이 하이레벨인 것을 알 수 있다.When the input voltage A of FIG. 23 is high level, the input voltage B of FIG. 24 is high level, and the input voltage C of FIG. 25 is high level, the output voltage V07 of FIG. 26 is high. It can be seen that it is a level.

제26도를 참조하면, 하이레벨의 전압이 약 4볼트정도이고 로우레벨의 전압이 약 1볼트 정도이며, 이로 인해 하이레벨로의 전이와 로우레벨로의 전이속도가 빨라진다.Referring to FIG. 26, the high level voltage is about 4 volts and the low level voltage is about 1 volt, which speeds up the transition to the high level and the transition to the low level.

이 발명의 제5실시예에 따른 3입력 논리곱회로는 제4실시예와 마찬가지로 일반적인 3입력 논리곱회로에 비해 트랜지스터의 갯수가 2개 줄어들어서 반도체 칩상의 면적이 약 25% 감소된다.In the three-input AND circuit according to the fifth embodiment of the present invention, the number of transistors is reduced by two compared with the conventional three-input AND circuit, which reduces the area on the semiconductor chip by about 25%.

또한, 이 발명의 제5실시예에 따른 3입력 논리곱회로는 입력전압(A,B,C)의 VDD/2 지점을 기준으로 하여 출력전압(V04)의 VDD/2 지점을 측정한 결과 일반적인 3입력 논리곱회로에 비해 상승시간에서 약 72%, 하강시간에서 약 62% 빨라진다.In addition, the three-input AND circuit according to the fifth embodiment of the present invention measures the VDD / 2 points of the output voltage V04 based on the VDD / 2 points of the input voltages A, B, and C. It is about 72% faster at the rise time and 62% faster at the fall time than the three-input AND circuit.

다음으로, 제27도~제32도를 참조하여 이 발명의 제6실시예에 따른 4입력 논리곱회로를 설명한다.Next, a four-input AND circuit according to a sixth embodiment of the present invention will be described with reference to FIGS. 27 to 32. FIG.

제27도에 도시된 바와 같이, 이 발명의 제6실시예에 따른 4입력 논리곱회로는 네개의 P모스 트랜지스터(MP7,MP8,MP9,MP10)와 네개의 N모스 트랜지스터(MN7,MN8,MN9,MN10)로 구성된다.As shown in FIG. 27, the four-input AND circuit according to the sixth embodiment of the present invention includes four P-MOS transistors MP7, MP8, MP9, and MP10 and four N-MOS transistors MN7, MN8, and MN9. , MN10).

네개의 P모스 트랜지스터(MP7,MP8,MP9,MP10)의 각 드레인단은 서로 연결되고, N모스 트랜지스터(MN7)의 소스단과 N모스 트랜지스터(MN8)의 드레인단은 서로 연결되고, N모스 트랜지스터(MN8)의 소스단과 N모스 트랜지스터(MN9)의 드레인단은 서로 연결되고, N모스 트랜지스터(MN9)의 소스단과 N모스 트랜지스터(MN10)의 드레인단은 서로 연결되고, 네개의 P모스 트랜지스터(MP7,MP8,MP9,MP10)의 드레인단들은 N모스 트랜지스터(MN7)의 드레인단과 연결된다. 또한, 네개의 P모스 트랜지스터(MP7,MP8,MP9,MP10)의 소스단에는 그라운드 전압(VSS)이 인가되며, N모스 트랜지스터(MN9)의 소스단에는 전압(VDD)이 인가된다.The drain terminals of the four P-MOS transistors MP7, MP8, MP9, and MP10 are connected to each other, the source terminal of the N-MOS transistor MN7 and the drain terminal of the N-MOS transistor MN8 are connected to each other, and the N-MOS transistor ( The source terminal of MN8 and the drain terminal of N-MOS transistor MN9 are connected to each other, the source terminal of N-MOS transistor MN9 and the drain terminal of N-MOS transistor MN10 are connected to each other, and the four P-MOS transistors MP7, The drain terminals of the MP8, MP9, and MP10 are connected to the drain terminals of the NMOS transistor MN7. In addition, the ground voltage VSS is applied to the source terminals of the four P-MOS transistors MP7, MP8, MP9, and MP10, and the voltage VDD is applied to the source terminals of the N-MOS transistor MN9.

P모스 트랜지스터(MP10)와 N모스 트랜지스터(MN7)의 각 게이트단에는 입력전압(A)이 공통으로 인가되고, P모스 트랜지스터(MP9)와 N모스 트랜지스터(MN8)의 각 게이트단에는 입력전압(B)이 공통으로 인가되고, P모스 트랜지스터(MP8)와 N모스 트랜지스터(MN9)의 각 게이트단에는 입력전압(C)이 공통으로 인가되고, P모스 트랜지스터(MP7)와 N모스 트랜지스터(MN10)의 각 게이트단에는 입력전압(D)이 공통으로 인가되며, P모스 트랜지스터(MP7,MP8,MP9,MP10)와 N모스 트랜지스터(MN7)의 접점에서는 출력전압(V08)이 생성된다.An input voltage A is commonly applied to each gate terminal of the P-MOS transistor MP10 and the N-MOS transistor MN7, and an input voltage is applied to each gate terminal of the P-MOS transistor MP9 and the N-MOS transistor MN8. B) is commonly applied, and an input voltage C is commonly applied to each gate terminal of the PMOS transistor MP8 and the NMOS transistor MN9, and the PMOS transistor MP7 and the NMOS transistor MN10. The input voltage D is commonly applied to each gate terminal of the output terminal, and an output voltage V08 is generated at the contacts of the PMOS transistors MP7, MP8, MP9, and MP10 and the NMOS transistor MN7.

네개의 P모스 트랜지스터(MP7,MP8,MP9,MP10)의 베이스단에는 전압(VDD)이 인가되며, 네개의 N모스 트랜지스터(MN7,MN8,MN9,MN10)의 베이스단에는 그라운드 전압(VSS)이 인가된다.The voltage VDD is applied to the base terminals of the four P-MOS transistors MP7, MP8, MP9, and MP10, and the ground voltage VSS is applied to the base terminals of the four N-MOS transistors MN7, MN8, MN9, and MN10. Is approved.

제28도에는 입력전압(A)의 파형이 도시되어 있고, 제29도에는 입력전압(B)의 파형이 도시되어 있고, 제30도에는 입력전압(C)의 파형이 도시되어 있고, 제31도에는 입력전압(D)의 파형이 도시되어 있으며, 제32도에는 출력전압(V08)의 파형이 도시되어 있다.FIG. 28 shows the waveform of the input voltage A, FIG. 29 shows the waveform of the input voltage B, FIG. 30 shows the waveform of the input voltage C, and FIG. 31 The waveform of the input voltage D is shown in FIG. 32, and the waveform of the output voltage V08 is shown in FIG.

제27도에 도시된 회로에서 입력전압(A,B,C,D)은 0볼트 또는 5볼트이고, 전압(VDD)은 5볼트이며, 그라운드 전압(VSS)은 0볼트이다.In the circuit shown in FIG. 27, the input voltages A, B, C, and D are 0 volts or 5 volts, the voltage VDD is 5 volts, and the ground voltage VSS is 0 volts.

다음으로, 이 발명의 제6실시예에 따른 4입력 논리곱회로의 동작을 설명한다.Next, the operation of the four-input AND circuit according to the sixth embodiment of the present invention will be described.

이 발명의 제6실시예에 따른 4입력 논리곱회로는 제5실시예의 3입력 논리곱회로의 세P모스 트랜지스터에 또하나의 P모스 트랜지스터가 병렬로 부가되고, 두 N모스 트랜지스터에 또하나의 N모스 트랜지스터가 직렬로 부가되어 구성된다.In the four-input AND circuit according to the sixth embodiment of the present invention, another PMOS transistor is added in parallel to the three PMOS transistors of the three-input AND circuit of the fifth embodiment, and another is applied to the two NMOS transistors. N-MOS transistors are added in series.

이에 따라, 회로의 동작은 입력이 4개인 것을 제외하고는 이 발명의 제5실시예와 유사하다.Accordingly, the operation of the circuit is similar to the fifth embodiment of the present invention except that there are four inputs.

제28도의 입력전압(A)이 5볼트이고, 제29도의 입력전압(B)이 0볼트이고, 제30도의 입력전압(C)이 5볼트인 경우를 예로 들어 4입력 논리곱회로의 동작을 설명한다.The operation of the four-input logic circuit is shown in the example where the input voltage A of FIG. 28 is 5 volts, the input voltage B of FIG. 29 is 0 volts, and the input voltage C of FIG. 30 is 5 volts. Explain.

각 모스 트랜지스터는 선형동작을 하므로, 로우레벨의 게이트 입력전압(D)에 의해 P모스 트랜지스터(MP7)의 드레인단 전압과 N모스 트랜지스터(MN10)의 드레인단 전압은 로우레벨이 된다.Since each MOS transistor performs a linear operation, the drain terminal voltage of the P-MOS transistor MP7 and the drain terminal voltage of the N-MOS transistor MN10 become low level by the gate input voltage D of the low level.

하이레벨의 게이트 입력전압(C)에 의해 P모스 트랜지스터(MP8)의 드레인단 전압은 하이레벨로 되고, N모스 트랜지스터(MN10)의 드레인단 전압이 로우레벨이므로 N모스 트랜지스터(MN9)의 소스단이 로우레벨이 되어 게이트 입력전압(C)이 하이레벨이라도 N모스 트랜지스터(MN9)의 드레인단 전압은 로우레벨이 된다.The drain terminal voltage of the P-MOS transistor MP8 becomes high level by the gate input voltage C of the high level, and the source terminal of the N-MOS transistor MN9 because the drain terminal voltage of the N-MOS transistor MN10 is low level. At this low level, even if the gate input voltage C is at a high level, the drain terminal voltage of the NMOS transistor MN9 is at a low level.

로우레벨의 게이트 압력전압(B)에 의해 P모스 트랜지스터(MP9)의 드레인단 전압과 N모스 트랜지스터(MN8)의 드레인단 전압은 로우레벨이 된다.Due to the low-level gate pressure voltage B, the drain terminal voltage of the P-MOS transistor MP9 and the drain terminal voltage of the N-MOS transistor MN8 become low level.

하이레벨의 게이트 입력전압(A)에 의해 P모스 트랜지스터(MP10)의 드레인단 전압은 하이레벨이 된다. 그러나, N모스 트랜지스터(MN8)의 드레인단 전압이 로우 레벨이므로 N모스 트랜지스터(MN7)의 소스단 전압이 로우레벨로 되어 하이레벨의 게이트 입력전압(A)이 인가되더라도 N모스 트랜지스터(MN7)의 드레인단 전압은 로우레벨이 된다.Due to the high level gate input voltage A, the drain terminal voltage of the PMOS transistor MP10 becomes high level. However, since the drain terminal voltage of the N-MOS transistor MN8 is at a low level, the source terminal voltage of the N-MOS transistor MN7 is at a low level, even though the gate input voltage A of a high level is applied. The drain stage voltage goes low.

결국, N모스 트랜지스터(MN7)의 드레인단 전압의 로우레벨로 인해 이 발명의 제6실시예에 따른 4입력 논리곱회로의 출력전압(V08)은 로우레벨이 된다.As a result, due to the low level of the drain terminal voltage of the N-MOS transistor MN7, the output voltage V08 of the four-input AND circuit according to the sixth embodiment of the present invention becomes low level.

이 발명의 제6실시예에 따른 4입력 논리곱회로의 출력전압(V08)이 하이레벨이 되기 위해서는 네개의 N모스 트랜지스터(MN7~MN10)의 드레인단 전압이 모두 하이레벨로 되어야 하며, 이를 위해서는 세 입력전압(A,B,C,D)이 모두 하이레벨이 되어야 한다.In order for the output voltage V08 of the four-input AND circuit according to the sixth embodiment of the present invention to be at a high level, the drain terminal voltages of the four NMOS transistors MN7 to MN10 must all be at a high level. All three input voltages (A, B, C, D) should be at high level.

제28도의 입력전압(A)이 하이레벨이고, 제29도의 입력전압(B)이 하이레벨이고, 제30도의 입력전압(C)이 하이레벨이고, 제31도의 입력전압(D)이 하이레벨인 경우에 제32도의 출력전압(V08)이 하이레벨인 것을 알 수 있다.The input voltage A of FIG. 28 is high level, the input voltage B of FIG. 29 is high level, the input voltage C of FIG. 30 is high level, and the input voltage D of FIG. 31 is high level. In this case, it can be seen that the output voltage V08 of FIG. 32 is at a high level.

제32도를 참조하면, 하이레벨의 전압이 약 4볼트 정도이고 로우레벨의 전압이 약 1볼트 정도이며, 이로 인해 하이레벨로의 전이와 로우레벨로의 전이속도가 빨라진다.Referring to FIG. 32, the high level voltage is about 4 volts and the low level voltage is about 1 volt, which speeds up the transition to the high level and the transition to the low level.

이 발명의 제6실시예에 따른 4입력 논리곱회로는 제5실시예와 마찬가지로 일반적인 4입력 논리곱회로에 비해 트랜지스터의 갯수가 2개 줄어들어서 반도체 칩상의 면적이 약 20% 감소된다.In the four-input AND circuit according to the sixth embodiment of the present invention, as in the fifth embodiment, the number of transistors is reduced by two compared with the general four-input AND circuit, which reduces the area on the semiconductor chip by about 20%.

또한, 이 발명의 제6실시예에 따른 4입력 논리곱회로의 입력전압(A,B,C,D)의 VDD/2 지점을 기준으로 하여 출력전압(V04)의 VDD/2 지점을 측정한 결과 일반적인 4입력 논리곱회로에 비해 상승시간에서 약 47%, 하강시간에서 약 70% 빨라진다.Also, the VDD / 2 point of the output voltage V04 is measured based on the VDD / 2 point of the input voltages A, B, C, and D of the four-input AND circuit according to the sixth embodiment of the present invention. The result is about 47% faster in rise time and 70% faster in fall time than a typical four-input AND circuit.

이상에서와 같이 이 발명의 제1~제6실시예에 따르면, 종래의 회로에 비해 트랜지스터 갯수를 2개 줄일 수 있는 2입력, 3입력 및 4입력 논리합회로와 2입력, 3입력 및 4입력 논리곱회로를 제공할 수 있다.As described above, according to the first to sixth embodiments of the present invention, two-input, three-input and four-input logic sum circuits and two-input, three-input and four-input logics can reduce the number of transistors by two compared with conventional circuits. A multiplication circuit can be provided.

또한, 이 발명의 제1~제6실시예에 따르면, 입력전압의 레벨에 관계없이 출력전압의 로우레벨이 0볼트보다 큰 전압을 갖게 하고 출력전압의 하이레벨이 5볼트 보다 작은 전압을 갖게 함으로써 출력전압의 로우레벨로의 전이속도 및 하이레벨로의 전이속도를 개선할 수 있다.Further, according to the first to sixth embodiments of the present invention, the low level of the output voltage has a voltage greater than 0 volts and the high level of the output voltage has a voltage less than 5 volts regardless of the level of the input voltage. The transition rate of the output voltage to the low level and the transition rate to the high level can be improved.

Claims

A first PMOS transistor coupled to a first input voltage to a gate terminal and a ground voltage to a source terminal; A second PMOS transistor configured to apply a second input voltage to a gate terminal and a source terminal connected to a drain terminal of the first PMOS transistor; A first N-MOS transistor connected with a first input voltage to a gate terminal, a power supply voltage to a source terminal, and a drain terminal connected to a drain terminal of the second P-MOS transistor; The second input voltage is applied to the gate terminal, the power supply voltage is applied to the source terminal, and the drain terminal is composed of a second N-MOS transistor connected to the drain terminal of the second P-MOS transistor, and any one of the first and second input voltages is applied. And the second input logic sum circuit performs an operation of causing the drain terminal voltage of the first P-MOS transistor to become high level when at least one is at a high level.

2. The two-input logic sum circuit of claim 1, wherein a power supply voltage is applied to a source terminal of the first P-MOS transistor, and a ground voltage is applied to the source terminals of the first and second N-MOS transistors.

The PMOS transistor of claim 1, further comprising: a P-MOS transistor configured to apply a third input voltage to a gate terminal and be connected in series with the first and second P-MOS transistors; And an NMOS transistor connected in parallel to the first and second NMOS transistors, the third input voltage being applied to a gate terminal.

The semiconductor device of claim 1, further comprising: a third PMOS transistor configured to apply a third input voltage to a gate terminal and be connected in series with the first and second PMOS transistors; A fourth PMOS transistor configured to apply a fourth input voltage to the gate terminal and be connected in series with the first to third PMOS transistors; A third NMOS transistor configured to apply a third input voltage to the gate terminal and be connected in parallel to the first and second NMOS transistors; And a fourth NMOS transistor connected to the first to third NMOS transistors in parallel to cause a fourth input voltage to be applied to the gate terminal.

A first P-MOS transistor coupled to the first input voltage to the gate terminal and the ground voltage to the source terminal; A second PMOS transistor having a second input voltage applied to a gate terminal, a ground voltage applied to a source terminal, and a drain terminal connected to a drain terminal of the first PMOS transistor; A first N-MOS transistor having a first input voltage applied to a gate terminal thereof and a drain terminal thereof being connected to a drain terminal of the first P-MOS transistor; A second input voltage is applied to a gate terminal, a power supply voltage is applied to a source terminal, and a drain terminal is formed of a second NMOS transistor connected to a source terminal of the first NMOS transistor, so that the first input voltage and the second input voltage are And the power supply is operated so that the drain terminal voltage of the first N-MOS transistor becomes high level only when all of them are high level.

6. The two-input logic circuit of claim 5, wherein a power supply voltage is applied to the source terminals of the first and second P-MOS transistors, and a ground voltage is applied to the source terminals of the second N-MOS transistors.

6. The PMOS transistor of claim 5, further comprising: a P-MOS transistor configured to apply a third input voltage to a gate terminal and connected in parallel to the first and second P-MOS transistors; And an NMOS transistor connected in series with the first and second NMOS transistors to cause a third input voltage to be applied to the gate terminal.

The semiconductor device of claim 5, further comprising: a third PMOS transistor configured to apply a third input voltage to a gate terminal and be connected in parallel to the first and second PMOS transistors; A fourth PMOS transistor configured to apply a fourth input voltage to the gate terminal and be connected in parallel to the first to third PMOS transistors; A third NMOS transistor configured to apply a third input voltage to a gate terminal and be connected in series with the first and second NMOS transistors; And a fourth NMOS transistor connected to the first to third NMOS transistors in series so that a fourth input voltage is applied to the gate terminal.