KR0176635B1 - Parallel-serial conversion circuit of bit stream - Google Patents

Parallel-serial conversion circuit of bit stream Download PDF

Info

Publication number
KR0176635B1
KR0176635B1 KR1019950011413A KR19950011413A KR0176635B1 KR 0176635 B1 KR0176635 B1 KR 0176635B1 KR 1019950011413 A KR1019950011413 A KR 1019950011413A KR 19950011413 A KR19950011413 A KR 19950011413A KR 0176635 B1 KR0176635 B1 KR 0176635B1
Authority
KR
South Korea
Prior art keywords
signal
parallel
counter
generating
bitstream
Prior art date
Application number
KR1019950011413A
Other languages
Korean (ko)
Other versions
KR960043905A (en
Inventor
정준모
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950011413A priority Critical patent/KR0176635B1/en
Publication of KR960043905A publication Critical patent/KR960043905A/en
Application granted granted Critical
Publication of KR0176635B1 publication Critical patent/KR0176635B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

MPEG(Moving Piture Experts Group)의 병렬압축 비트스트림 재생회로.Parallel compression bitstream reproduction circuit of Moving Piture Experts Group (MPEG).

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

MPEG(Moving Piture Experts Group)의 비트스트림의 재생회로에 있어서 병렬압축 비트스트림을 직렬압축 비트스트림으로 변환하여 주는 비트스트림의 병직렬 변환회로를 제공함에 있다.The present invention provides a parallel stream converting circuit for converting a parallel compressed bitstream into a serial compressed bitstream in a bitstream reproduction circuit of an MPEG (Moving Piture Experts Group).

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

병렬압축 비트스트림을 시스템 클럭에 동기시켜 병렬로드 압축 비트스트림으로 저장하는 레지스터와, 카운터 인에이블단자에 액티브 하이신호가 인가되었을 때 출력단자로 카운터 출력신호를 발생하는 카운터 클럭신호 발생수단과, 상기 카운터 출력신호를 인가받아 셀렉트 제어신호를 발생하는 셀렉트 제어신호 발생수단과, 상기 카운터 출력신호의 최하위 비트만을 이용하여 카운터 클럭신호를 발생하는 카운터 클럭신호 발생수단과, 상기 셀렉트 제어신호에 의해 상기 병렬로드 압축 비트스트림을 입력된 후 상기 카운터 클럭신호에 의해 상기 병렬로드 압축 비트스트림을 출력단자로 1비트씩 래치시켜 직렬압축 비트스트림으로 출력하는 병직렬 변환수단으로 구성됨을 특징으로하는 비트스트림의 병직렬 변환회로로 구성한다.A register for synchronizing the parallel compression bitstream with the system clock and storing it as a parallel load compression bitstream, counter clock signal generation means for generating a counter output signal as an output terminal when an active high signal is applied to the counter enable terminal; A select control signal generating means for receiving a counter output signal and generating a select control signal, a counter clock signal generating means for generating a counter clock signal using only the least significant bit of the counter output signal, and the parallel by the select control signal And a parallel stream converting means for latching the parallel load compressed bitstream into an output terminal by one bit and outputting the serially compressed bitstream by the counter clock signal after the load compressed bitstream is input. It consists of a serial converter circuit.

4. 발명의 중요한 용도4. Important uses of the invention

병렬압축 비트스트림의 재생회로가 원래의 데이타를 재생하는데 이용된다.The reproduction circuit of the parallel compression bitstream is used to reproduce the original data.

Description

비트스트림의 병직렬 변환회로Parallel Converter of Bitstream

제1도는 본 발명에 따른 비트스트림의 병직렬 변환회로의 구성도.1 is a block diagram of a parallel-to-serial conversion circuit of a bitstream according to the present invention.

제2a-2k도는 본 발명에 따른 동작 파형도.2a-2k is an operating waveform diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

4 : 8비트 레지스터 6 : 제2래치부4: 8 bit register 6: 2nd latch part

8 : 제3래치부 12 : 16진 카운터8: third latch portion 12: hexadecimal counter

14 : 카운터 클럭신호 발생부 200 : 클리어신호 발생부14: counter clock signal generator 200: clear signal generator

300 : 병직렬 변환부300: parallel to serial conversion unit

본 발명은 동영상(moving picture) 처리시스템에 있어서 비트스트림의 재생회로에 관한 것으로, 특히 병렬압축 비트스트림을 직렬압축 비트스트림으로 변환하는 비트스트림의 병직렬 변환회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a playback circuit of a bitstream in a moving picture processing system, and more particularly, to a parallel-to-parallel conversion circuit for converting a parallel compression bitstream into a serial compression bitstream.

MPEG(Moving Picture Experts Group)에서의 비트스트림의 재생회로는 병렬압축 비트스트림을 직렬압축 비트스트림으로 변환하여 원래의 데이터로 재생한다.The playback circuit of the bitstream in MPEG (Moving Picture Experts Group) converts the parallel compression bitstream into a serial compression bitstream and reproduces the original data.

그래서 병렬압축 비트스트림은 비트스트림의 재생회로로 입력되기전에 직렬압축 비트스트림으로 변환되어져야 한다.Therefore, the parallel compression bitstream must be converted into a serial compression bitstream before being input into the bitstream regeneration circuit.

따라서 본 발명의 목적은 병렬압축 비트스트림을 직렬압축 비트스트림으로 변환하는 비트스트림의 병직렬 변환회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a parallel serial conversion circuit for converting a parallel compressed bitstream into a serial compressed bitstream.

상기한 목적을 달성하기 위한 본 발명은 외부 인에이블신호를 상승 에지 시스템 클럭에 동기시켜 직렬 인에이블신호로 래치출력하는 제1래치부와, 병렬압축 외부 비트스트림을 상기 상승 에지 시스템 클럭에 동기시켜 병렬로드 압축 비트스트림으로 저장하는 레지스터와, 외부 클럭을 상기 에지 시스템 클럭에 동기시켜 제1제어신호로 래치출력하는 제2래치부와, 상기 제1제어신호를 상기 상승 에지 시스템 클럭에 동기시켜 반전래치 출력신호인 제2제어신호를 발생하는 제3래치부와, 상기 제1제어신호와 제2제어신호를 입력하여 클리어신호를 발생하는 낸드게이트와, 상기 상승 에지 시스템 클럭에 동기되어 상기 클리어신호를 인가받는 클리어단자와, 카운팅동작이 완료됐을 때 액티브 하이신호를 발생하는 리플캐리단자와, 상기 카운터 인에이블신호를 인가받는 카운터 인에이블단자와, 상기 카운터 인에이블신호가 액티브 하이 상태일 때 카운팅동작을 하여 카운터 출력신호를 출력하는 출력단자로 이루어지는 카운터와, 상기 카운터 출력신호의 최하위 비트만을 이용하여 카운터 클럭신호를 발생하는 카운터 클럭신호 발생부와, 상기 카운터 출력신호를 디코딩하여 0이 검출되면 제1하이신호를 발생하는 제1디코더와, 상기 카운터 출력신호를 디코팅하여 1이 검출되면 제2하이신호를 발생하는 제2디코더와, 상기 제1하이신호와 제2하이신호를 입력하여 셀렉트 제어신호를 발생하는 논리합 게이트와, 상기 셀렉트 제어신호에 의해 셀렉트되어 상기 병렬로드 압축 비트스트림을 입력하는 멀티플렉서부와, 상기 카운터 클럭신호의 상승 에지에 동기되어 상기 병렬로드 압축 비트스트림을 입력하여 직렬압축 비트스트림으로 출력하는 래치부로 구성됨을 특징으로 한다.According to an aspect of the present invention, a first latch unit latches an external enable signal to a rising edge system clock and latches it as a serial enable signal, and synchronizes a parallel compression external bitstream to the rising edge system clock. A register for storing a parallel load compressed bitstream, a second latch unit for latching an external clock as the first control signal in synchronization with the edge system clock, and inverting the first control signal in synchronization with the rising edge system clock. A third latch unit for generating a second control signal which is a latch output signal, a NAND gate for inputting the first control signal and the second control signal to generate a clear signal, and the clear signal in synchronization with the rising edge system clock; A clear terminal for receiving a signal, a ripple carry terminal for generating an active high signal when a counting operation is completed, and the counter enable signal A counter clock signal using only a counter enable terminal receiving an?, An output terminal for outputting a counter output signal by performing a counting operation when the counter enable signal is in an active high state, and a least significant bit of the counter output signal A counter clock signal generator for generating a first signal; a first decoder for generating a first high signal when 0 is detected by decoding the counter output signal; and a second high signal when 1 is detected by decoding the counter output signal. A second decoder to be generated, a logic sum gate for inputting the first high signal and the second high signal to generate a select control signal, a multiplexer unit selected by the select control signal to input the parallel load compressed bitstream; And inputting the parallel load compressed bitstream in synchronization with the rising edge of the counter clock signal. Characterized by a latch portion adapted to output a compressed bit stream.

이하 본 발명의 동작의 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of the operation of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 비트스트림의 병직렬 회로의 구성도이다.1 is a block diagram of a parallel circuit of a bitstream according to the present invention.

제1래치부(2)는 외부 인에이블 신호(Ext-enable)를 제2a도에 나타낸 바와 같은 시스템 클럭(CLK)의 상승에지에 동기시켜 직렬 인에이블 신호(Senable)로 래치 출력한다.The first latch unit 2 latches the external enable signal Ext-enable as a serial enable signal Senable in synchronization with the rising edge of the system clock CLK as shown in FIG. 2A.

그리고 8비트 레지스터(4)는 제2h도에 나타낸 병렬 압축영상 8비트스트림(Ext-data:예를 들어 제2h와 제2j도에서 제시된 ABCD EFGH를 말한다. 여기에서 최상위 비트는 A이며 최하위 비트는 H이다.)을 상기 시스템 클럭(CLK)의 상승에지에 동기시켜 제2j도에 나타낸 바와 같은 병렬로드 압축영상 8비트스트림으로 저장한다.The 8-bit register 4 refers to the parallel compressed video 8-bit stream (Ext-data) shown in FIG. 2h, for example, ABCD EFGH shown in FIGS. 2h and 2j, where the most significant bit is A and the least significant bit is H.) is synchronized to the rising edge of the system clock CLK and stored as an 8-bit stream of parallel-load compressed video as shown in FIG.

그리고 제2래치부(6)는 제2b도에 나타낸 바와 같은 외부 클럭신호(Ext-clk)를 상기 상승 에지 시스템 클럭(CLK)에 동기시켜 제2c도에 나타낸 바와 같은 제1제어신호로 래치 출력하여 제3래치부(8)의 입력신호로 공급한다.The second latch section 6 latches the external clock signal Ext-clk as shown in FIG. 2B as a first control signal as shown in FIG. 2C in synchronization with the rising edge system clock CLK. To the input signal of the third latch unit 8.

상기 제3래치부(8)는 상기 제1제어신호를 제2a도에 나타낸 바와 같은 상기 상승 에지 시스템 클럭(CLK)에 동기시켜 제2d도에 나타낸 바와 같은 반전 래치출력신호인 제2제어신호를 발생한다.The third latch unit 8 synchronizes the first control signal with the rising edge system clock CLK as shown in FIG. 2A to output a second control signal as an inverted latch output signal as shown in FIG. 2D. Occurs.

그리고 낸드게이트(10)는 상기 제1제어신호와 제2제어신호를 입력하여 제2e도에 나타낸 바와 같은 클리어신호를 발생하며, 상기 클리어신호에 의해 16진 카운터(12)는 클리어된다. 상기 16진 카운터(12)는 카운터 인에이블 단자(CE)에 액티브 하이신호가 인가되었을 때 카운팅 동작을 하여 제2g도에 나타낸 바와 같은 카운터 출력신호(SCLK)를 발생한다. 그리고 상기 카운터(12)의 리플캐리(RC)단자는 제2f도에 나타낸 것과 같이 상기 16진 카운터(12)가 카운팅 동작을 끝냈을 때 액티브 하이신호를 발생한다. 상기 리플캐리(RC)단자의 액티브 하이신호는 인버터(100)를 통하여 로우(LOW)신호로 변환되어 상기 카운터(12)의 카운터 인에이블 단자(CE)로 인가된다. 이에 따라, 상기 로우(LOW)신호에 의해 상기 제2e도에 보인 클리어신호의 클리어구간(A)동안 상기 카운터(12)는 카운팅 동작을 멈춘다.The NAND gate 10 inputs the first control signal and the second control signal to generate a clear signal as shown in FIG. 2E, and the hexadecimal counter 12 is cleared by the clear signal. When the active high signal is applied to the counter enable terminal CE, the hexadecimal counter 12 generates a counter output signal SCLK as shown in FIG. 2G. The ripple carry RC terminal of the counter 12 generates an active high signal when the hexadecimal counter 12 finishes the counting operation as shown in FIG. The active high signal of the ripple carry RC terminal is converted into a low signal through the inverter 100 and applied to the counter enable terminal CE of the counter 12. Accordingly, the counter 12 stops counting operation during the clear period A of the clear signal shown in FIG. 2E by the LOW signal.

다시 상기 카운터 인에이블단자(CE)에 액티브 하이신호가 인가되었을 때 상기 카운터 출력신호(SCLK)는 카운터 클럭신호 발생부(14)와 제1디코더(16)와 제2디코더(18)로 입력된다. 이때 상기 카운터 클럭신호 발생부(14)는 상기 카운터 출력신호(SCLK)의 최하위 비트만을 이용하여 카운터 클럭신호를 발생하며, 상기 제1디코더(16)는 입력된 상기 카운터 출력신호(SCLK)를 디코딩하여 0이 검출되면 제1하이신호를 발생하고, 상기 제2디코더(18)는 상기 카운터 출력신호(SCLK)를 디코딩하여 1이 검출되면 제2하이신호를 발생한다. 그리고 논리합게이트(20)는 상기 제1하이신호와 제2하이신호를 인가받아 제2i도에 나타낸 것과 같은 셀렉트 제어신호로 출력한 후 멀티플렉서부(MUX0-MUX8)의 셀렉트단자로 인가한다.When the active high signal is applied to the counter enable terminal CE again, the counter output signal SCLK is input to the counter clock signal generator 14, the first decoder 16, and the second decoder 18. . At this time, the counter clock signal generator 14 generates a counter clock signal using only the least significant bit of the counter output signal SCLK, and the first decoder 16 decodes the input counter output signal SCLK. When 0 is detected, the first high signal is generated, and the second decoder 18 decodes the counter output signal SCLK. When 1 is detected, the second high signal is generated. The logic sum gate 20 receives the first high signal and the second high signal and outputs the select control signal as shown in FIG.

따라서 상기 셀렉트 제어신호에 의해 상기 멀티플렉서부(MUX0-MUX7)는 셀렉트되어, 제2j도에 나타낸 상기 병렬로드 영상압축 8비트스트림(ABCD EFGH, 여기에서 최상위 비트는 A(MSB)이고 최하위 비트는 H(LSB)이다.)은 즉 최상위 비트인 A는 MUX7에 인가되고 차례로 B는 MUX6에 인가되고 C는 MUX5에 인가되고 D는 MUX4에 인가되고 E는 MUX3에 인가되고 F는 MUX2에 인가되고 G는 MUX1에 인가되며 최하위 비트인 H는 MUX0에 인가된다.Accordingly, the multiplexer unit MUX0-MUX7 is selected by the select control signal, so that the parallel-load image compression 8-bit stream (ABCD EFGH), where the most significant bit is A (MSB) and the least significant bit is H, as shown in FIG. Is the most significant bit, A is applied to MUX7, B is applied to MUX6, C is applied to MUX5, D is applied to MUX4, E is applied to MUX3, F is applied to MUX2, and G is H, the least significant bit, is applied to MUX1.

상기 제2j도에 나타낸 상기 병렬로드 압축영상 8비트스트림(ABCD EFGH)은 상기 셀렉트 제어신호에 의해 상기 멀티플렉서부(MUX0-MUX7)의 각각의 출력단자로 상기 병렬로드 압축영상 8비트스트림(ABCD EFGH)으로 나오게 된다.The parallel-load compressed video 8-bit stream (ABCD EFGH) shown in FIG. 2j is output to each output terminal of the multiplexer unit MUX0-MUX7 by the select control signal. To come out.

그리고 나서 상기 병렬로드 압축영상 8비트스프림(ABCD EFGH)은 래치부(D0-D7)의 각각의 입력단자로 인가된 후 상기 제2g도에 나타낸 상승 에지 카운터 출력신호(SCLK)에 동기되어 상기 래치부(D0-D7)의 각각의 출력단자(Q0-Q7)에 래치 출력되어 결국 래치부(D7)의 출력단자(Q7)에서 제2k도에 나타낸 것과 같이 최상위 비트인 A부터 1비트씩 직렬 압축영상 비트스트림(SDATA)으로 차례대로 나오게 된다.Then, the parallel load compressed image 8-bit spring ABCD EFGH is applied to each input terminal of the latch units D0-D7, and then synchronized with the rising edge counter output signal SCLK shown in FIG. The output is latched to the respective output terminals Q0-Q7 of the latch units D0-D7, and in series, at the output terminal Q7 of the latch unit D7, one bit from A, the most significant bit, as shown in FIG. Compressed video bitstreams (SDATA) are in turn.

상술한 바와같이 본 발명은 비트스트림의 재생회로에 병렬 영상압축 비트스트림을 직렬 영상압축 비트스트림으로 변환하여 인가하므로 원래의 데이타를 쉽게 재생할 수 있는 잇점이 있다.As described above, the present invention has an advantage that the original data can be easily reproduced since the parallel image compression bitstream is converted into a serial image compression bitstream and applied to the bitstream reproducing circuit.

Claims (5)

비트스트림의 재생회로에 있어서, 병렬압축 비트스트림을 시스템 클럭에 동기시켜 병렬로드 압축 비트스트림으로 저장하는 레지스터와, 외부클럭을 상기 시스템 클럭에 동기시켜 클리어 신호를 발생하는 클리어신호 발생수단과, 카운터 인에이블단자에 액티브 하이신호가 인가되었을 때 출력단자로 카운터 출력신호를 발생하는 카운터 출력신호 발생수단과, 상기 카운터 출력신호를 인가받아 셀렉트 제어신호를 발생하는 셀렉트 제어신호 발생수단과, 상기 카운터 출력신호의 최하위 비트만을 이용하여 카운터 클럭신호를 발생하는 카운터 클럭신호 발생수단과, 상기 셀렉트 제어신호에 의해 상기 병렬로드 압축 비트스트림을 입력한 후 상기 카운터 클럭신호에 동기되어 상기 병렬로드 압축 비트스트림을 출력단자로 1비트씩 래치시켜 직렬압축 비트스트림으로 출력하는 병직렬 변환수단으로 구성됨을 특징으로 하는 비트스트림의 병직렬 변환회로.A bitstream reproducing circuit comprising: a register for storing a parallel compression bitstream in parallel load compression bitstream in synchronization with a system clock, clear signal generating means for generating a clear signal in synchronization with the system clock, and a counter; A counter output signal generating means for generating a counter output signal as an output terminal when an active high signal is applied to the enable terminal, a select control signal generating means for generating a select control signal by receiving the counter output signal, and the counter output A counter clock signal generating means for generating a counter clock signal using only the least significant bit of the signal, and inputting the parallel load compression bit stream by the select control signal, and then synchronizing the parallel load compression bit stream with the counter clock signal. Uncompressed series compression by latching output bits by 1 bit A bitstream parallel-to-serial conversion circuit, characterized by consists of a parallel-to-serial conversion means for outputting a stream. 제1항에 있어서, 상기 클리어신호 발생수단이, 상기 외부클럭을 상기 시스템클럭에 동기시켜 제1제어신호를 발생하는 제2래치수단과, 상기 제1제어신호를 상기 시스템클럭에 동기시켜 반전 래치출력신호인 제2제어신호를 발생하는 제3래치수단과, 상기 제1제어신호와 제2제어신호를 인가받아 상기 클리어신호를 발생하는 낸드게이트로 구성됨을 특징으로 하는 비트스트림의 병직렬 변환회로.2. The latch according to claim 1, wherein said clear signal generating means comprises: second latch means for generating a first control signal by synchronizing said external clock with said system clock, and inverting latch by synchronizing said first control signal with said system clock; A third latch means for generating a second control signal as an output signal, and a NAND gate for generating the clear signal by receiving the first control signal and the second control signal; . 제1항에 있어서, 상기 카운터 출력신호 발생수단이, 상기 시스템 클럭에 동기되어 상기 클리어신호를 인가받는 클리어단자와, 카운팅동작이 완료됐을 때 액티브 하이신호를 발생하는 리플캐리단자와, 상기 리플캐리단자와 카운터 인에이블단자사이에 연결된 인버터와, 상기 카운터 인에이블단자에 액티브 하이신호가 인가되었을 때 발생되는 상기 카운터 출력신호를 출력하는 출력단자로 구성됨을 특징으로 하는 비트스트림 병직렬 변환회로.2. The apparatus of claim 1, wherein the counter output signal generating means comprises: a clear terminal receiving the clear signal in synchronization with the system clock, a ripple carry terminal for generating an active high signal when a counting operation is completed, and the ripple carry And an inverter connected between a terminal and a counter enable terminal, and an output terminal for outputting the counter output signal generated when an active high signal is applied to the counter enable terminal. 제1항에 있어서, 상기 셀렉트 제어신호 발생수단이, 상기 카운터 출력신호를 인가받아 디코딩하여 0이 검출되면 제1하이신호를 발생하는 제1디코더와, 상기 카운터 출력시호를 인가받아 디코딩하여 1이 검출되면 제2하이신호를 발생하는 제2디코더와, 상기 제1하이신호와 제2하이신호를 인가받아 상기 셀렉트 제어신호를 발생하는 논리합 게이트로 구성됨을 특징으로 하는 비트스트림의 병직렬 변환회로.The method of claim 1, wherein the select control signal generating means receives the counter output signal and decodes the first output signal to generate a first high signal when 0 is detected, and the counter output signal is applied to decode the value 1 to decode. And a second decoder for generating a second high signal when detected, and a logic sum gate for generating the select control signal by receiving the first high signal and the second high signal. 제1항에 있어서, 상기 병직렬 변환수단이, 상기 셀렉트 제어신호에 의해 셀렉트될 때 상기 병렬로드 압축영상 데이타를 인가받으며 셀렉트가 안될 경우 출력단자로 상기 병렬로드 압축영상 데이타를 그대로 출력하는 멀티플렉서수단과, 상기 카운터 클럭신호에 상승 에지에 의해 상기 병렬로드 압축영상 데이타를 출력단자로 1비트씩 래치하여 직렬 영상압축 데이타로 출력하는 래치수단으로 구성됨을 특징으로 하는 비트스트림의 병직렬 변환회로.The multiplexer means of claim 1, wherein the parallel-to-serial conversion means receives the parallel-load compressed image data when the parallel-to-serial conversion means is selected by the select control signal, and outputs the parallel-load compressed image data as an output terminal as it is not selected. And latching means for latching the parallel-loaded compressed image data by an output edge to the counter clock signal by one bit to an output terminal and outputting the serially compressed video data as serial image compressed data.
KR1019950011413A 1995-05-10 1995-05-10 Parallel-serial conversion circuit of bit stream KR0176635B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950011413A KR0176635B1 (en) 1995-05-10 1995-05-10 Parallel-serial conversion circuit of bit stream

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950011413A KR0176635B1 (en) 1995-05-10 1995-05-10 Parallel-serial conversion circuit of bit stream

Publications (2)

Publication Number Publication Date
KR960043905A KR960043905A (en) 1996-12-23
KR0176635B1 true KR0176635B1 (en) 1999-05-01

Family

ID=19414076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950011413A KR0176635B1 (en) 1995-05-10 1995-05-10 Parallel-serial conversion circuit of bit stream

Country Status (1)

Country Link
KR (1) KR0176635B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844224B1 (en) * 2004-01-21 2008-07-04 딜리시움 네트웍스 피티와이 리미티드 Method and apparatus for handling video communication errors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844224B1 (en) * 2004-01-21 2008-07-04 딜리시움 네트웍스 피티와이 리미티드 Method and apparatus for handling video communication errors

Also Published As

Publication number Publication date
KR960043905A (en) 1996-12-23

Similar Documents

Publication Publication Date Title
JPH08162970A (en) Decoder and method therefor
CA1236218A (en) Method and apparatus for digital huffman decoding
US5313203A (en) Coding apparatus and method for coding information symbol strings by assigning fixed length codes thereto
US20010029833A1 (en) Musical sound generator
KR0176635B1 (en) Parallel-serial conversion circuit of bit stream
JPH0815262B2 (en) Data compression / decompression processor
JP3179588B2 (en) Data encoding apparatus and method
US4301333A (en) Speech compression
JPH0214821B2 (en)
KR100259139B1 (en) Input buffer controlling apparatus for audio decorder
JP3052334B2 (en) Data processing device
JP2728818B2 (en) Variable length decoder
KR0178726B1 (en) Randomizer of the digital image recording and reproducing apparatus
KR100359807B1 (en) Moving picture coding test method and decoding test method
JP2735728B2 (en) Variable length code decoding circuit
JPH0950365A (en) Instruction history encoding device
JPH10190464A (en) Successive comparison type a/d converter
KR0130875B1 (en) Audio signal reproducing apparatus for pcm and mpeg signal
KR20020096465A (en) Tempo controller for digital audio decoder chip
JPH02274126A (en) Communication method, and parallel variable length coding circuit and parallel variable length decoding circuit
KR0144836B1 (en) Decoding method and apparatus
JPH02901B2 (en)
JPH022336B2 (en)
JPH0946549A (en) Field signal generating circuit
JPH10154939A (en) Decoding clock generator by coding rate and its method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee