KR0176097B1 - Communication i/o control method controlling the flow of block data of host system and video codec chip - Google Patents
Communication i/o control method controlling the flow of block data of host system and video codec chip Download PDFInfo
- Publication number
- KR0176097B1 KR0176097B1 KR1019960058212A KR19960058212A KR0176097B1 KR 0176097 B1 KR0176097 B1 KR 0176097B1 KR 1019960058212 A KR1019960058212 A KR 1019960058212A KR 19960058212 A KR19960058212 A KR 19960058212A KR 0176097 B1 KR0176097 B1 KR 0176097B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- command
- response
- host system
- codec chip
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Abstract
본 발명은 호스트 시스템과 비디오 CODEC 칩간 블록 데이터 흐름을 위해 호스트 시스템에서 불필요하게 CODEC 칩의 레지스터 상태를 폴링(Polling)하여 비디오 신호의 압축/복원 성능을 저하시키는 단점과, 호스트 시스템에서 CODEC 칩에 정해진 시간 이내에 응답을 하지 않을 경우 CODEC 칩이 복원 불가능한 오동작을 일으키는 단점을 보완하기 위하여 상기 블록 데이터 흐름을 제어하는 통신 입출력 제어 장치 및 그 방법에 관한 것으로서, 본 발명의 통신 입출력 제어 장치는 제어 레지스터 수단과, 명령 전송 제어 수단과, 입출력 제어 수단과, 입출력 제어 수단으로 구성되며, 본 발명의 방법은 명령 시작 요구를 수신하였는지를 확인한 후, 비디오 칩이 데이터 수신 준비 상태인지를 확인하여, 상기 비디오 칩으로 명령을 1바이트 전송하고, 상기 비디오 칩이 전송된 명령에 대한 데이터 송신 준비 상태인지를 확인하여, 1바이트의 응답 수신 데이터를 수신하고, 수신된 응답 수신 데이터가 경고 데이터인지를 확인하고, 응답 수신 데이터가 경고 데이터가 아닌 경우 응답 수신 데이터가 정확한지 여부를 확인하고, 응답 수신 종료 여부를 확인하고, 응답 수신 종료이면, 완료 비트를 셋팅한다.Disclosure of Invention The present invention has the disadvantage of degrading the compression / restore performance of a video signal by polling the register state of the CODEC chip unnecessarily in the host system for block data flow between the host system and the video CODEC chip. The present invention relates to a communication input / output control device and a method for controlling the block data flow in order to compensate for the disadvantage that a codec chip does not recover within a time. And an instruction transmission control means, an input / output control means, and an input / output control means. The method of the present invention checks whether a command start request has been received, then checks whether the video chip is ready to receive data, and then commands the video chip. 1 byte, and the video chip Checks whether the data is ready for data transmission for the received command, receives 1 byte of response data, checks if the received data is warning data, and if the response data is not warning data, the response data is correct. It checks whether or not the response reception ends, and sets the completion bit if the response reception ends.
Description
본 발명은 호스트 시스템과 오디오 CODEC 칩간 블록 데이터 흐름을 제어하는 장치 및 방법에 관한 것으로서, 종래에는 호스트 시스템에서 수행되는 소프트 웨어가 CODEC 칩의 레지스터를 계속하여 읽어서 레지스터의 내용대로 작업을 수행하였다.The present invention relates to an apparatus and method for controlling a block data flow between a host system and an audio CODEC chip. In the related art, software executed in a host system continuously reads registers of a CODEC chip and performs operations according to the contents of the registers.
이하, 도면을 참조하여 종래의 CODEC 칩 제어 방법을 설명한다.Hereinafter, a conventional codec chip control method will be described with reference to the drawings.
제1도는 종래의 호스트 시스템과 CODEC 칩간 블록 데이터 흐름 제어 방법의 흐름도이다. 호스트 시스템이 512바이트(16진수로 0×200)의 데이터를 전송하고자 하는 경우, 호스트 시스템내의 소프트 웨어는 먼저, 압축 복원 레지스터를 읽고(1), 상기 압축 복원 레지스터가 명령을 받을 준비가 되어 있는지를 확인(2)하여, 명령을 받을 준비가 되어 있으면, 압축 복원 레지스터에 명령 1바이트를 송신(3)한다.1 is a flowchart of a block data flow control method between a conventional host system and a CODEC chip. If the host system wants to transfer 512 bytes (0x200 in hexadecimal), the software in the host system first reads the decompression register (1) and checks if the decompression register is ready to receive commands. (2) If it is ready to receive a command, it sends a command 1 byte to the decompression register (3).
상기와 같이 1바이트씩 명령어를 전송하여 전송이 끝나면(4) DMA(Direct Memory Access board)를 통하여 0×200 바이트의 데이터를 전송(5)한다. 이때, 명령어는 0×5C(Sync Byte), 0rCF, 0r10(Stream ID), 0r26(Block Write), 0r02, 0r00(Data Size)의 순서로 쓰여진다. 이와 같은 방법은 압축 복원 레지스터를 읽을 때마다 압축복원 레지스터가 명령을 받을 준비가 항상되어 있는 것은 아니어서 여러번을 읽어야 한다. 따라서, 제1도의 경우에 시작부터 끝까지 많은 압축 복원 칩의 불필요한 레지스터 폴링이 발생하며, 이것은 호스트 시스템의 컴퓨터 CPU 시간을 낭비하는 요인이 되고, 결과적으로 시스템의 압축/복원 성능을 저하시킨다. 또한, 멀티 타스킹 운영체제하에서 동작되는 호스트 시스템의 경우 임의의 타스크에서 상기와 같은 절차를 수행하다가 시각 t1에 절차를 임시 중단하고 다른 작업을 수행한 후, 시각 t2에 다시 돌아와서 임시 중단된 그 절차를 시작할때, 만약 시간 간격 t2-t1이 20밀리초 이상이면 압축 복원 칩은 오동작을 일으켜서 정상상태로 환원할 수 없다는 단점이 있다.As described above, after the command is transmitted by 1 byte (4), data of 0x200 bytes is transmitted (5) through the direct memory access board (DMA). At this time, the instruction is written in the order of 0x5C (Sync Byte), 0rCF, 0r10 (Stream ID), 0r26 (Block Write), 0r02, and 0r00 (Data Size). This method requires reading multiple times because the decompression register is not always ready to receive a command each time it reads the decompression register. Thus, in the case of FIG. 1, unnecessary register polling of many decompression chips occurs from start to end, which wastes computer CPU time of the host system, and consequently degrades the compression / restore performance of the system. In addition, in the case of a host system operating under a multi-tasking operating system, while performing the above procedure in any task and temporarily interrupting the procedure at time t1 and performing another task, the host system returns to the time t2 again to execute the procedure. At the start, if the time interval t2-t1 is more than 20 milliseconds, the decompression chip malfunctions and cannot be returned to a normal state.
따라서, 본 발명에서는 상기와 같은 단점을 보완하기 위해 비디오 신호의 압축/복원에 사용되는 칩의 Micro Kernel과 블록데이타 흐름을 제어하기 위한 통신을 수행하는 방안으로서, 종래에는 소프트웨어적으로 수행되는 것을 하드웨어적으로 처리하여 비디오 신호의 압축/복원에 소요되던 시간을 줄이고, 시스템의 안정성을 향상시키고자 한다.Accordingly, in the present invention, a method for performing communication for controlling the block data flow with the microkernel of a chip used for compressing and restoring a video signal in order to compensate for the above disadvantages, which is conventionally performed by software In order to reduce the time required for compressing and restoring a video signal, the system stability is improved.
제1도는 종래의 호스트 시스템과 CODEC 칩간 블록 데이터 흐름 제어 방법의 흐름도.1 is a flowchart of a block data flow control method between a conventional host system and a CODEC chip.
제2도는 본 발명의 실시예에 따른 호스트 시스템과 비디오 CODEC 칩간 블록 데이터 흐름을 제어하는 통신 입출력 제어 장치의 구성을 나타낸 블록도.2 is a block diagram showing a configuration of a communication input / output control device for controlling block data flow between a host system and a video CODEC chip according to an exemplary embodiment of the present invention.
제3도는 본 발명의 실시예에 따른 호스트 시스템과 비디오 CODEC 칩간 블록 데이터 흐름을 제어하는 통신 입출력 제어 장치와 주변 관계 기능 블록을 나타낸 블록도.3 is a block diagram illustrating a communication input / output control device and peripheral relation function block for controlling block data flow between a host system and a video codec chip according to an exemplary embodiment of the present invention.
제4도는 본 발명의 실시예에 따른 호스트 시스템과 비디오 CODEC 칩간 블록 데이터 흐름을 제어하는 통신 입출력 제어 방법의 흐름도이다.4 is a flowchart illustrating a communication input / output control method for controlling a block data flow between a host system and a video codec chip according to an exemplary embodiment of the present invention.
본 발명에서 제공하는 호스트 시스템과 비디오 CODEC 칩간 블록 데이터 흐름을 제어하는 통신 입출력 제어 장치는 호스트 시스템과 통신을 하는 제어 레지스터 수단과, 상기 제어 레지스터를 검사하여 호스트 시스템으로부터의 명령이 있으면, 제어 명령을 분석하여 명령 요구 신호를 출력하는 명령 전송 제어 수단과, 상기 명령 전송 제어 수단의 제어 명령을 비디오 CODEC 칩으로 전송하는 입출력 제어 수단과, 명령 전송이 완료된 경우 상기 명령 전송 제어 수단의 요구에 의해 상기 입출력 제어 수단으로부터 응답 수신을 받아 상기 제어 레지스터 수단을 셋팅하는 응답 수신 제어 수단으로 구성된다.The communication input / output control device for controlling the block data flow between the host system and the video codec chip provided by the present invention includes a control register means for communicating with the host system, and a control command if the command is received from the host system by checking the control register. Command transmission control means for analyzing and outputting a command request signal, input / output control means for transmitting a control command of the command transmission control means to a video codec chip, and the input / output at the request of the command transmission control means when command transmission is completed. And a response reception control means for receiving the response reception from the control means and setting the control register means.
또한, 본 발명에서 제공하는 호스트 시스템과 비디오 CODEC 칩간 블록 데이터 흐름을 제어하는 통신 입출력 제어 방법은 호스트 시스템으로부터 명령 시작 요구를 수신하였는지를 확인하는 제1단계와, 명령 시작 요구를 수신한 경우 비디오 CODEC 칩이 데이터 수신 준비 상태인지를 확인하는 제2단계와, 비디오 CODEC 칩이 데이터 수신 준비 상태이면, 상기 비디오 CODEC 칩으로 명령을 1바이트 전송하는 제3단계와, 상기 비디오 CODEC 칩이, 전송된 명령에 대한 데이터 송신 준비 상태인지를 확인하는 제4단계와, 상기 제4단계 결과 데이터 송신 준비 상태이면, 1바이트의 응답 수신 데이터를 수신하는 제5단계와, 상기 제5단계에서 수신된 응답 수신 데이터가 경고 데이터인지를 확인하는 제6단계와, 상기 제6단계 결과 응답 수신 데이터가 경고 데이터가 아닌 경우 응답 수신 데이터가 정확한지 여부를 확인하는 제7단계와, 상기 제7단계 결과 응답 수신 데이터가 정확하면, 응답 수신 종료 여부를 확인하는 제8단계와, 상기 제8단계에서 응답 수신 종료이면, 완료 비트를 셋팅하는 제9단계로 구성된다.In addition, the communication input and output control method for controlling the block data flow between the host system and the video CODEC chip provided in the present invention comprises a first step of confirming whether a command start request is received from the host system, and a video CODEC chip when receiving a command start request A second step of confirming whether the data reception ready state, a third step of transmitting a command 1 byte to the video CODEC chip if the video CODEC chip is ready for data reception, and the video CODEC chip to the transmitted command A fourth step of checking whether or not the data is ready for data transmission; and a fifth step of receiving one byte of response data if the fourth step result data is ready for transmission, and the response reception data received in the fifth step A sixth step of confirming whether the warning data and the sixth step result response data are not warning data; A seventh step of checking whether the answer reception data is correct; and an eighth step of checking whether the response reception ends if the response reception data is correct as a result of the seventh step; and a completion bit if the response reception ends in the eighth step. It consists of a ninth step of setting.
이하, 도면을 참조하여 본 발명을 상세히 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the drawings.
제1도는 본 발명의 실시예에 따른 호스트 시스템과 비디오 CODEC 칩간 블록 데이터 흐름을 제어하는 통신 입출력 제어 장치의 구성을 나타낸 블록도이고, 제2도는 본 발명의 실시예에 따른 호스트 시스템과 비디오 CODEC 칩간 블록 데이터 흐름을 제어하는 통신 입출력 제어 장치와 주변 관계 기능 블록을 나타낸 블록도이다.1 is a block diagram showing a configuration of a communication input / output control device for controlling a block data flow between a host system and a video codec chip according to an embodiment of the present invention, and FIG. 2 is a diagram between a host system and a video codec chip according to an embodiment of the present invention. A block diagram showing a communication input / output controller and peripheral relationship function block for controlling a block data flow.
제1도를 참조하면, 본 발명의 통신 입출력 제어 장치는 호스트 시스템과의 통신을 위한 제어 레지스터(14)와, 상기 제어 레지스터(14)로부터 명령 시작 신호를 받아 처리하는 명령 전송 제어기(11)와, 상기 명령 전송 제어기(11)의 명령 요구 신호를 받아 입출력 제어 신호를 출력하는 입출력 제어기(12)와, 명령 전송이 완료된 경우 상기 명령 전송 제어기(11)의 응답 수신 요구 신호를 받아 상기 입출력 제어기(12)로부터 응답 수신 신호를 처리하는 응답 수신 제어기(13)로 구성된다. 이때, 상기 제어 레지스터(14)는 호스트로부터 블록 데이터 송신 및 수신을 요구하기 위한 명령 시작 레지스터(15)와, 명령 처리중 경고 메시지를 처리하기 위한 경고 레지스터(16)와, 명령 수행 결과를 알려주기 위하여 완료 비트, 경고 비트 및 재시도 비트로 구성된 명령 완료 레지스터(17)로 구성된다.Referring to FIG. 1, the communication input / output control device of the present invention includes a control register 14 for communication with a host system, a command transfer controller 11 for receiving and processing a command start signal from the control register 14; And an input / output controller 12 that receives the command request signal of the command transmission controller 11 and outputs an input / output control signal, and receives the response reception request signal of the command transmission controller 11 when the command transmission is completed. And a response reception controller 13 for processing the response reception signal from 12). At this time, the control register 14 is a command start register 15 for requesting transmission and reception of block data from the host, a warning register 16 for processing a warning message during command processing, and informing a command execution result. It consists of an instruction completion register 17 composed of a completion bit, a warning bit and a retry bit.
상기와 같은 구성을 갖는 본 발명의 장치는, 먼저, 명령 요구를 시작하는 상기 명령 전송 제어기(11)가 상기 명령 제어 레지스터(14를 검사하여 호스트 시스템으로부터 명령이 요구되었으면, 제어 명령을 분석하여 송신 및 수신 명령에 따라 상기 입출력 제어기(12)에 명령을 전송하고 명령 전송이 완료되면, 상기 응답 수신 제어기(13)에 응답 수신을 요구한다.In the apparatus of the present invention having the above configuration, first, the command transfer controller 11, which initiates a command request, examines the command control register 14, and if a command is requested from a host system, analyzes and transmits a control command. And transmits a command to the input / output controller 12 according to the reception command, and requests the response reception to the response reception controller 13 when the command transmission is completed.
그러면, 상기 입출력 제어기(12)는 비디오 CODEC 칩이 데이터 수신 준비가 되었는지를 체크하여 비디오 칩이 준비된 경우 제어 명령을 전송하고, 제어 명령이 완료되면, 비디오 CODEC 칩의 송신 준비가 되어 있는지를 체크하여 송신 준비가 된 경우 이를 읽어 응답 수신 제어기(13)에 전송한다.Then, the input / output controller 12 checks whether the video CODEC chip is ready to receive data, transmits a control command when the video chip is ready, and checks whether the video CODEC chip is ready to transmit when the control command is completed. When it is ready to transmit, it reads it and transmits it to the response receiving controller 13.
상기 응답 수신 제어기(13)는 상기 입출력 제어기(12)로부터 응답 수신을 받아 이를 분석한 후 경고 메시지가 있으면 경고 레지스터(16)를, 응답 수신이 완료되었으면 명령 완료 레지스터(17)를 셋팅한다.The response receiving controller 13 receives the response from the input / output controller 12, analyzes the response, and sets the warning register 16 if there is a warning message and the command completion register 17 if the response is completed.
제2도를 참조하여, 본 발명의 통신 입출력 제어 장치가 호스트 시스템과 비디오 CODEC 칩 사이에서 동작되는 상태를 설명하면, 비디오 신호 CODEC 칩을 위한 일반 데이터 흐름용 입출력 제어기(30)와, 본 발명의 블록 데이터 흐름 제어용 입출려 제어기(10)가 호스트/로컬 시스템(20)과 비디오 신호 압축/복원 칩(40) 사이에 존재하며, 호스트/로컬 시스템(20)으로부터 칩의 초기화 및 I/O 동작을 위한 데이터가 출력되면, 일반 데이터 흐름용 입출력 제어기(30)를 통해 제어되고, 블록 데이터 흐름 제어용 데이터가 출력되면 본 발명의 블록 데이터 흐름 제어용 입출력 제어기(10)를 통해 제어가 이루어진다.Referring to FIG. 2, when the communication input / output control device of the present invention describes the operation between the host system and the video codec chip, the input / output controller 30 for general data flow for the video signal codec chip and An input / output controller 10 for block data flow control is present between the host / local system 20 and the video signal compression / restore chip 40 and performs initialization and I / O operations of the chip from the host / local system 20. When the data is output, the control is controlled through the general data flow input / output controller 30, and when the block data flow control data is output, the control is performed through the block data flow control input / output controller 10 of the present invention.
제3도는 본 발명의 실시예에 따른 호스트 시스템과 비디오 CODEC칩간 블록 데이터 흐름을 제어하는 통신 입출력 제어 방법의 흐름도이다.3 is a flowchart illustrating a communication input / output control method for controlling block data flow between a host system and a video codec chip according to an exemplary embodiment of the present invention.
제3도를 참조하여 본 발명의 통신 입출력 제어 방법을 설명하면, 먼저, 시작 상태에서 호스트 시스템으로부터 명령 시작 레지스터가 셋팅 되었는지를 검사하여(51), 명령 시작 레지스터가 셋팅되었으면, 비디오 신호 압축/복원 칩이 데이터 수신 준비 상태인가를 반복적으로 검사(52)한다.Referring to FIG. 3, the communication input / output control method of the present invention will first be described. First, by checking whether the command start register is set from the host system in the start state (51), and if the command start register is set, the video signal compression / restore is performed. The chip is repeatedly checked 52 for readiness to receive data.
상기 검사(52) 결과 데이터 수신 준비 상태가 되면, 상기 명령 시작 레지스터에 셋팅된 명령을 1바이트 단위로 전송(53)하고, 명령 전송 완료 여부를 확인(54)하여 명령 전송이 완료되면 비디오 칩이 데이터 송신 준비 상태인가를 확인(55)하여, 비디오 칩이 데이터 송신 준비 상태가 되면, 비디오 칩으로부터 1바이트의 응답 수신 데이터를 수신(56)한 후, 응답 수신 데이터가 경고 메시지인지 아닌지를 검사(57)한다.When the test 52 is ready to receive data, the command set in the command start register is transmitted (53) in units of 1 byte, and whether or not command transmission is completed (54). After checking 55 whether the data chip is ready for data transmission and receiving 56 bytes of response data from the video chip when the video chip is ready for data transmission, it is checked whether the response data is a warning message ( 57).
응답 수신 데이터가 경고 메시지라면, 비디오 칩이 데이터 송신 준비 상태인지를 확인(62)하여, 데이터 송신 준비 상태인 경우 경고 데이터의 수신이 완료될 때까지 비디오 칩으로부터 1바이트의 경고 데이터를 수신(63)한다. 경고 데이터 수신 완료 여부를 확인하여(64), 경고 데이터 수신이 완료되면, 경고 결과를 경고 레지스터 및 경고 비트에 셋팅(65)한다.If the response received data is a warning message, it is determined whether the video chip is ready for data transmission (62), and if it is ready for data transmission, receives 1 byte of warning data from the video chip until the reception of the warning data is completed (63). )do. When the warning data reception is completed (64), the warning result is completed, and the warning result is set 65 in the warning register and the warning bit.
만약, 상기 검사(57)결과 응답 수신 데이터가 경고 메시지가 아니라면, 응답 수신 데이터가 정확한지를 검사(58)하여, 응답 수신 데이터가 정확하면, 응답 수신 종료(59)여부를 확인한다. 상기 확인(59) 결과 응답 수신을 종료하였으면, 완료 비트를 셋팅(60)하고, 응답 수신 종료가 아니면, 비디오 칩이 데이터 송신 준비 상태인지를 확인하는 단계(55)로 돌아간다. 또한, 상기 응답 수신 데이터 검사(58)결과, 응답 수신 데이터가 정확하지 않으면, 재시도 비트를 셋팅(61)한다.If the result of the check 57 indicates that the response received data is not a warning message, it is checked 58 whether the response received data is correct, and if the response received data is correct, it is checked whether or not the response received data ends 59. If the confirmation 59 ends the response reception, the completion bit is set 60, and if the response reception is not terminated, the process returns to step 55 where the video chip is ready for data transmission. Further, if the response received data check 58 results in incorrect response, the retry bit is set 61.
상기와 같은 본 발명은 소프트웨어적으로 처리되던 비디오 신호의 압축/복원 기능을 하드웨어적으로 처리함으로써, 비디오 신호의 압축/복원에 소요되던 시간을 줄여, 비디오 신호의 압축/복원을 빠르게 해주며, 멀티 타스킹 운영 체제하에서 동작하는 호스트 시스템의 경우 임의의 한 타스크 수행도중 다른 타스크를 수행하고 다시 이전에 수행중이던 타스크로 돌아올때, 다른 타스크를 수행하고 돌아오는 시간이 20밀리초 이상인 경우 정상상태로 환원할 수 없으므로 발생하는 시스템의 불안정성을 보완하여, 시스템의 안정성 증가의 효과를 볼 수 있다.As described above, the present invention reduces the time required for compressing and restoring a video signal by hardware-processing the compression / restoration function of the video signal, which has been processed by software, thereby speeding up the compression / restoration of the video signal, and For host systems running under a tasking operating system, when performing another task while performing any one task and returning to the task that was previously running, returning to the normal state when performing another task and returning more than 20 milliseconds Since it is impossible to compensate for the instability of the system, it is possible to see the effect of increasing the stability of the system.
본 발명은 호스트 시스템과 비디오 CODEC 칩간 블록 데이터 흐름을 위해 호스트 시스템에서 불필요하게 CODEC 칩의 레지스터 상태를 폴링(Polling)하여 비디오 신호의 압축/복원 성능을 저하시키는 단점과, 호스트 시스템에서 CODEC 칩에 정해진 시간 이내에 응답을 하지 않을 경우 CODEC 칩이 복원 불가능한 오동작을 일으키는 단점을 보완하기 위하여 상기 블록 데이터 흐름을 제어하는 통신 입출력 제어 장치 및 그 방법을 제공하는 것을 목적으로 한다.Disclosure of Invention The present invention has the disadvantage of degrading the compression / restore performance of a video signal by polling the register state of the CODEC chip unnecessarily in the host system for block data flow between the host system and the video CODEC chip. An object of the present invention is to provide a communication input / output control device and a method for controlling the block data flow in order to compensate for a disadvantage that a codec chip causes an irreversible malfunction when no response is received within a time.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960058212A KR0176097B1 (en) | 1996-11-27 | 1996-11-27 | Communication i/o control method controlling the flow of block data of host system and video codec chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960058212A KR0176097B1 (en) | 1996-11-27 | 1996-11-27 | Communication i/o control method controlling the flow of block data of host system and video codec chip |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980039217A KR19980039217A (en) | 1998-08-17 |
KR0176097B1 true KR0176097B1 (en) | 1999-05-15 |
Family
ID=19483886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960058212A KR0176097B1 (en) | 1996-11-27 | 1996-11-27 | Communication i/o control method controlling the flow of block data of host system and video codec chip |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0176097B1 (en) |
-
1996
- 1996-11-27 KR KR1019960058212A patent/KR0176097B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19980039217A (en) | 1998-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0784818B1 (en) | Microprocessor programming using a state machine | |
CA1290069C (en) | Mode conversion of computer commands | |
US4729090A (en) | DMA system employing plural bus request and grant signals for improving bus data transfer speed | |
US6430710B1 (en) | Data processing system with RAS data acquisition function | |
US20010018646A1 (en) | USB simulation apparatus and storage medium | |
US6058440A (en) | Programmable and adaptive resource allocation device and resource use recorder | |
KR0176097B1 (en) | Communication i/o control method controlling the flow of block data of host system and video codec chip | |
US7321438B2 (en) | Parallel processing for a first and second image data from one input image | |
CN114761935A (en) | Controller | |
JP3750467B2 (en) | USB simulation apparatus and storage medium | |
US5974477A (en) | Image forming apparatus capable of receiving data in high speed in accordance with high speed data transmission interface | |
JP3777304B2 (en) | Micro program loading method | |
JPS5953573B2 (en) | data transmission system | |
KR100259585B1 (en) | Dma controller | |
JP2948380B2 (en) | Data communication device | |
JPS6329862A (en) | Data communication system | |
JP2003271541A (en) | Dma transfer device and its control method | |
JP2863249B2 (en) | Reset method | |
JPH0319574B2 (en) | ||
JPH0145657B2 (en) | ||
KR100190706B1 (en) | Method for transmitting command between main board and motor control boarder | |
JPH09282271A (en) | Communication equipment and control method therefor | |
JPS5842484B2 (en) | Overrun prevention method | |
JPS6127791B2 (en) | ||
KR19980030007A (en) | Interactive Microcomputer Interface Control Method and Appropriate Device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20051111 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |