KR0175038B1 - Digital synchronous correction circuit and method for operating for on-screen display - Google Patents
Digital synchronous correction circuit and method for operating for on-screen displayInfo
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Abstract
본 발명은 온 스크린 디스플레이를 위한 디지탈 동기 보정 회로 및 그 동작 방법을 공개한다. 그 회로는 방송국으로부터 수신된 신호로부터 분리된 수평동기신호를 입력하여, 주파수를 보정하고, 주파수 보정된 수평동기신호를 온 스크린 디스플레이 부로 출력하는 그 회로는, 입력한 수평동기신호를 수직동기신호에 응답하여 소정수 카운팅하고, 카운팅 동안 수직 귀선 소거신호를 출력하는 신호발생수단과, 및 귀선 소거 신호에 응답하여, 해체 모드에서는 수평동기신호를 온 스크린 디스플레이부로 출력하고, 수평동기신호의 주기를 예측하며, 잠금 모드에서는 예측된 주기의 의사 동기 신호를 보정된 수평동기신호로서 온 스크린 디스플레이 부로 출력하는 동기 보정수단을 구비하는 것을 특징으로 하고, 디지탈적으로 수평동기신호의 주파수를 보정하기 때문에 종래의 아날로그 회로가 안고 있는 문제점을 해결할 수 있고, 더욱이 입력지터에 의해 발생될 수 있는 약간의 출력 지터를 없애는 효과가 있다.The present invention discloses a digital synchronization correction circuit for an on-screen display and a method of operating the same. The circuit inputs a horizontal synchronous signal separated from a signal received from a broadcasting station, corrects a frequency, and outputs the frequency-corrected horizontal synchronous signal to the on-screen display section. Signal generating means for counting a predetermined number in response and outputting a vertical blanking signal during counting, and in response to the blanking signal, in a dismantling mode, a horizontal sync signal is output to the on-screen display, and the period of the horizontal sync signal is estimated In the lock mode, the synchronous correction means for outputting the pseudo synchronous signal of the predicted period to the on-screen display unit as a corrected horizontal synchronous signal, and digitally corrects the frequency of the horizontal synchronous signal, Solve problems with analog circuits, and moreover, input jitter Is effective to eliminate a few of the output jitter can be generated by.
Description
제1도는 종래의 수평 동기 보정 회로의 블럭도이다.1 is a block diagram of a conventional horizontal synchronization correction circuit.
제2도는 본 발명에 의한 디지탈 동기 보정회로를 설명하기 위한 도면이다.2 is a diagram for explaining a digital synchronization correction circuit according to the present invention.
제3도는 본 발명에 의한 온 스크린 디스플레이를 위한 디지탈 동기 보정회로의 블럭도이다.3 is a block diagram of a digital synchronization correction circuit for an on screen display according to the present invention.
제4도는 본 발명에 의한 온 스크린 디스플레이를 위한 디지탈 동기 보정방법을 설명하기 위한 플로우차트이다.4 is a flowchart for explaining a digital synchronization correction method for an on-screen display according to the present invention.
제5도는 제4도에 도시된 제59단계를 세부적으로 설명하기 위한 종래의 플로우차트이다.FIG. 5 is a conventional flowchart for explaining in detail the step 59 shown in FIG.
제6도는 제5도에 도시된 제62단계를 세부적으로 설명하기 위한 종래의 플로우차트이다.FIG. 6 is a conventional flowchart for explaining in detail the sixty-second step shown in FIG.
제7도는 제4도에 도시된 제58단계를 세부적으로 설명하기 위한 본 발명에 의한 플로우차트이다.7 is a flowchart according to the present invention for explaining in detail the 58th step shown in FIG.
제8도는 제7도에 도시된 제92단계를 세부적으로 설명하기 위한 본 발명에 의한 플로우차트이다.8 is a flowchart according to the present invention for explaining in detail the step 92 shown in FIG.
본 발명은 영상 신호에 문자를 표시하는 온 스크린 디스플레이(OSD : on screen display) 회로에 관한 것으로서, 특히, 문자디스플레이 동작의 기준이 되는 입력 수평 동기 신호의 주파수를 안정하게 만드는 OSD를 위한 디지탈 동기 보정 회로 및 그 동작 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an on screen display (OSD) circuit for displaying text on an image signal, and more particularly, to digital synchronization correction for an OSD for stabilizing the frequency of an input horizontal sync signal that is a reference for character display operation. A circuit and a method of operating the same.
OSD 회로에서 입력 수평 동기신호에 지터(jitter)가 생겨서 주파수가 어느 이상 흔들리면 문자 표시의 기준 위치가 흔들리게 되어 문자가 떨게 되는 치명적인 문제가 발생한다. 즉, 방송국에서 수신한 신호의 전계가 소정값이 이하보다 작을 경우(보통 약전계라고 함.), 동기 분리회로에서 수신한 신호로부터 분리된 수평동기신호의 지터가 크게 되어 이를 직접 OSD회로에 입력하면 치명적인 문자 떨림 현상이 발생한다.When jitter is generated in the input horizontal synchronizing signal in the OSD circuit, if the frequency fluctuates more than a certain amount, the reference position of the character display is shaken, which causes a fatal problem of shaking the character. That is, when the electric field of the signal received from the broadcasting station is smaller than the predetermined value (usually called weak electric field), the jitter of the horizontal synchronous signal separated from the signal received by the synchronous separation circuit becomes large and inputs it directly to the OSD circuit. Fatal character tremor occurs.
제1도는 종래의 수평 동기 보정 회로의 블럭도로서, 동기분리부(10), 위상동기루프(PLL : phase locked loop)(20)를 구성하는 위상 검출부(22), 루프 필터(24), 전압 제어 발진기(VCO : voltage controlled oscillator)(26) 및 분주기(28)로 구성된다.FIG. 1 is a block diagram of a conventional horizontal synchronization correction circuit, and includes a phase detector 22, a loop filter 24, and a voltage constituting the synchronization separator 10, a phase locked loop (PLL) 20. It consists of a voltage controlled oscillator (VCO) 26 and a divider 28.
제1도에 도시된 동기 분리부(10)는 입력단자 IN을 통해 방송국으로부터 송신된 신호를 입력하여 수평 동기 신호를 분리하여 출력한다. PLL(20)의 위상 검출부(22)는 수평 동기 신호를 입력하여 아날로그 PLL(20)로 출력한다. 위상 동기 루프(20)의 VCO(26)는 입력신호의 주파수와 동일한 주파수를 발진시키며 VCO(26)의 출력 주파수는 주파수를 분주하는 분주기(28)에 의해서 N분주되어 위상 검출부(22)로 궤환된다. 분주부(28)의 출력 주파수는 위상 동기 루프(20)가 잠긴 상태에 있을 경우 위상 검출부(22)로 입력되는 신호의 주파수와 같다. 즉, 약전계에서 발생한 수평 동기 신호의 지터를 아날로그 PLL(20)이 억압하여 출력단자 OUT를 통해 온 스크린 디스플레이 회로로 출력한다. 그러므로, OSD회로가 입력하는 수평동기신호는 지터가 거의 없게 되고, 따라서, 약전계의 경우에도 문자 떨림이 생기지 않게 된다. 종래 OSD 회로는 아날로그 PLL(20)을 이용함으로서, 많은 특성을 개선할 수 있었지만, 아날로그 특성이 갖는 여러 가지 문제점을 여전히 안고 있다.The sync separator 10 shown in FIG. 1 inputs a signal transmitted from a broadcasting station through the input terminal IN, and separates and outputs a horizontal sync signal. The phase detector 22 of the PLL 20 inputs a horizontal synchronizing signal and outputs it to the analog PLL 20. The VCO 26 of the phase locked loop 20 oscillates the same frequency as the frequency of the input signal, and the output frequency of the VCO 26 is divided by N by a divider 28 that divides the frequency into the phase detector 22. Feedback. The output frequency of the divider 28 is equal to the frequency of the signal input to the phase detector 22 when the phase locked loop 20 is locked. That is, the analog PLL 20 suppresses jitter of the horizontal synchronizing signal generated in the weak electric field and outputs it to the on-screen display circuit through the output terminal OUT. Therefore, the horizontal synchronizing signal input by the OSD circuit has little jitter, and therefore, even in the case of a weak electric field, character tremors do not occur. Conventional OSD circuits have been able to improve many characteristics by using analog PLL 20, but still suffer from various problems with analog characteristics.
즉, 아날로그 회로를 사용함으로서, 잡음에 민감한 영향을 받고, 온도, 소자 값의 변화에도 큰 영향을 받게 되며, 또, 발진 회로는 높은 주파수로 동작하기 때문에 잡음의 원천으로 작용하여 인접회로에 악영향을 미치는 문제점이 있다.In other words, by using an analog circuit, it is sensitive to noise, and is greatly influenced by changes in temperature and device values. Also, since the oscillator circuit operates at a high frequency, it acts as a source of noise and adversely affects adjacent circuits. There is a problem.
이와 같은 문제점을 해결하기 위해 본 출원인은 디지탈 동기 보정회로 및 그 방법을 제공한 바 있다. 즉, 이를 간략히 설명하면, 잠금(lock)모드에서 입력되는 수평동기신호의 주기가 자동 주파수 조절카운터(제2카운터)의 클럭 주기에 정확한 정수배가 아니므로, 이를 보정하기 위해(이하, 위상 정정(phase correcting)) 주파수 보정된 수평동기신호의 출력 타이밍과 자동 주파수 조절 카운터의 프리셋 타이밍이 잠금 구간(range)앞에 들어오는 경우와, 잠금 구간 뒤에 들어오는 경우를 각각 다르게 해 주고 있다. 그러나, 이러한 동작은 입력 지터(jitter)에 영향을 받아 출력에 약간의 지터를 발생시키는 문제점을 안고 있다.In order to solve this problem, the present applicant has provided a digital synchronization correction circuit and a method thereof. That is, to briefly explain, since the period of the horizontal synchronization signal input in the lock mode is not an exact integer multiple of the clock period of the automatic frequency adjustment counter (second counter), to correct this (hereinafter, the phase correction ( phase correcting)) The output timing of the frequency-corrected horizontal synchronization signal and the preset timing of the automatic frequency control counter are different from each other before the lock range and after the lock period. However, this operation has a problem of generating some jitter at the output due to the influence of the input jitter.
본 발명의 목적을 상기와 같은 종래의 문제점을 해결하기 위하여 디지탈 회로를 이용하여 수평 동기 신호의 지터가 큰 경우에도 지터를 억압하고, 수평 동기 신호의 주파수를 안정하게 만들어 약전계에서 문자 떨림이 발생하지 않도록 하고, 수직 귀선 소거(vertical blanking) 기간내의 해체 모드에서만 위상 정정을 수행하는 온 스크린 디스플레이를 위한 디지탈 동기 보정 회로를 제공하는데 있다.In order to solve the above-mentioned problems of the present invention, a digital circuit is used to suppress jitter even when the jitter of the horizontal synchronizing signal is large, and the frequency of the horizontal synchronizing signal is stabilized, resulting in character shaking in the weak electric field. A digital synchronous correction circuit for an on-screen display that performs phase correction only in the disassembly mode within the vertical blanking period.
본 발명의 다른 목적은 본 발명에 의한 온 스크린 디스플레이를 위한 디지탈 동기 보정 회로의 동작 방법을 제공하는데 있다.Another object of the present invention is to provide a method of operating a digital synchronization correction circuit for an on-screen display according to the present invention.
상기 목적을 달성하기 위한 본 발명에 의한 방송국으로부터 수신된 신호로부터 분리된 수평동기신호를 입력하여, 주파수를 보정하고, 주파수 보정된 상기 수평동기신호를 온 스크린 디스플레이 부로 출력하는 온 스크린 디스플레이를 위한 디지탈 동기 보정 회로는, 입력한 수평동기신호를 수직동기신호에 응답하여 소정수 카운팅하고, 상기카운팅 동안 수직 귀선 소거신호를 출력하는 신호발생수단 및 상기 귀선 소거신호에 응답하여, 해체 모드에서는 상기 수평동기신호를 상기 온스크린 디스플레이 부로 출력하고, 상기 수평동기신호의 주기를 예측하며, 잠금 모드에서는 상기 예측된 주기의 의사 동기 신호를 보정된 수평동기신호로서 상기 온 스크린 디스플레이 부로 출력하는 동기보정수단으로 구성되는 것이 바람직하다.Digital on-screen display for inputting the horizontal synchronous signal separated from the signal received from the broadcasting station according to the present invention for achieving the above object, the frequency correction, and outputting the frequency-corrected horizontal synchronous signal to the on-screen display unit The synchronous correction circuit counts a predetermined number of input horizontal synchronous signals in response to a vertical synchronous signal, and outputs a vertical blanking signal during the counting, and the horizontal synchronous signal in response to the blanking signal. A synchronization correction means for outputting a signal to the on-screen display unit, predicting a period of the horizontal synchronization signal, and outputting a pseudo synchronization signal of the predicted period to the on-screen display unit as a corrected horizontal synchronization signal in a lock mode. It is desirable to be.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 방송국으로부터 수신된 신호로부터 수평동기신호를 분리하는 동기분리부, 상기 수평동기신호를 카운팅 하는 동안 직선 귀선 소거신호를 출력하는 신호발생부, 상기 수직 귀선 소거신호에 응답하여 상기 분리된 수평동기신호의 주파수를 보정하는 동기 보정부 및 상기 보정된 수평동기신호를 입력하여 온 스크린 디스플레이를 위해 사용하는 온 스크린 디스플레이 부를 포함하는 시스템에서, 상기 수평 동기 신호의 주파수를 보정하는 디지탈 동기 보정 방법은, 상기 수평동기 신호가 입력되었는가를 판단하는 제1판단단계와, 상기 수평동기 신호가 입력되었으면 동작 구간을 결정할 기준 신호를 측정하는 신호측정단계와, 상기 수직 귀선 소거신호가 입력되었는가를 판단하는 제2판단단계와, 상기 수직 귀선 소거신호가 입력되지 않았으면 동작모드가 잠금 모드인가 해체모드인가를 판단하는 제3판단단계와, 상기 동작 모드가 상기 잠금 모드이면 미리 예측한 의사 동기 신호를 상기 온 스크린 디스플레이 부로 출력하는 잠금모드단계와, 및 상기 동작 모드가 상기 해체 모드이거나, 상기 수직 귀선 소거신호가 입력되면 상기 수평동기신호를 상기 온 스크린 디스플레이 부로 출력하고, 상기 의사 동기 신호의 주기를 예측하는 해체모드단계로 이루어지는 것이 바람직하다.A synchronization separator for separating a horizontal synchronization signal from a signal received from a broadcasting station according to the present invention, a signal generator for outputting a linear blanking signal while counting the horizontal synchronization signal to achieve the above object, the vertical blanking In a system comprising a synchronization correction unit for correcting the frequency of the separated horizontal synchronization signal in response to the signal and an on-screen display unit for inputting the corrected horizontal synchronization signal for on-screen display, the frequency of the horizontal synchronization signal The digital synchronous correction method of correcting the step includes: a first determination step of determining whether the horizontal synchronous signal is input, a signal measuring step of measuring a reference signal to determine an operation section when the horizontal synchronous signal is input, and the vertical blanking cancellation A second judging step of judging whether a signal has been input, and said number A third judging step of determining whether an operation mode is a lock mode or a release mode if no blanking signal is input; and a lock mode that outputs a pseudo-synchronization signal predicted to the on-screen display unit in advance if the operation mode is the lock mode. And the decommissioning mode step of outputting the horizontal synchronization signal to the on-screen display unit when the operation mode is the decommissioning mode or the vertical blanking signal is input, and predicting the period of the pseudo synchronization signal. Do.
이하, 본 발명에 의한 온 스크린 디스플레이를 위한 디지탈 동기 보정 회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.Hereinafter, the configuration and operation of a digital synchronous correction circuit for an on-screen display according to the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명에 의한 디지탈 동기 보정회로를 설명하기 위한 도면으로, 동기분리부(30), 입력한 수평동기신호를 수직동기신호에 응답하여 소정수 카운팅하고, 카운팅 동안 수직 귀선 소거신호를 출력하는 신호발생부(34)와 귀선 소거 신호에 응답하여, 해체 모드에서는 수평동기신호를 온 스크린 디스플레이 부로 출력하고, 수평동기신호의 주기를 예측하며, 잠금 모드에서는 예측된 주기의 의사 동기 신호를 보정된 수평동기신호로서 온 스크린 디스플레이 부로 출력하는 동기보정부(36)를 구비하는 디지탈 동기 보정회로(35), OSD부(38)로 구성되어 있다.2 is a view for explaining a digital synchronization correction circuit according to the present invention. The synchronization separation unit 30 counts a predetermined number of input horizontal synchronization signals in response to a vertical synchronization signal, and outputs a vertical blanking signal during counting. In response to the signal generator 34 and the blanking cancellation signal, the horizontal synchronizing signal is output to the on-screen display unit in the disassembly mode, and the period of the horizontal synchronizing signal is predicted, and the pseudo synchronizing signal of the predicted period is corrected in the lock mode. The digital synchronization correction circuit 35 and the OSD unit 38 each include a synchronization correction unit 36 for outputting the on-screen display unit as a horizontal synchronization signal.
제2도에 도시된 동기 분리부(32)는 입력단자 IN을 통해 입력되는 방송국으로부터 송신된 신호로부터 수평 및 수직 동기신호들을 분리하고, 수직동기신호는 신호발생부(34)로 출력하고, 수평동기신호는 신호발생부(34)와 동기 보정부(36)로 출력한다. 신호발생부(34)는 수직동기신호가 입력되면 수평동기신호를 소정수 카운팅하고, 이 카운팅 동작동안 고레벨의 수직 귀선 소거(vertical blank)신호를 동기 보정부로 출력한다. 동기 보정부(36)는 고레벨의 수직 귀선 소거 신호가 입력될 때, 동기 분리부(32)로부터 입력한 수평동기신호의 주파수를 보정하여 온 스크린 디스플레이 부(38)로 출력한다.The sync separator 32 shown in FIG. 2 separates the horizontal and vertical sync signals from the signal transmitted from the broadcasting station input through the input terminal IN, and outputs the vertical sync signals to the signal generator 34. The synchronous signal is output to the signal generator 34 and the synchronous correction unit 36. When the vertical synchronizing signal is input, the signal generator 34 counts a predetermined number of horizontal synchronizing signals, and outputs a high level vertical blanking signal to the synchronization compensating unit during this counting operation. When the high level vertical blanking signal is input, the synchronization correction unit 36 corrects the frequency of the horizontal synchronization signal input from the synchronization separation unit 32 and outputs it to the on-screen display unit 38.
여기서, 동기 분리부(32)로부터 출력되는 수평동기신호의 주기를 Ti, 동기 보정부(32)로부터 출력되는 신호의 주기를 To, 지터가 없는 이상적인 신호의 주기를 Th, 동기 보정부(36)에/로 입/출력되는 신호의 지터를 각각 J(i) 및 J(o)라 할 경우, 주기 Ti, To 및 J(o)와 J(i)는 다음과 같다.Here, the period of the horizontal synchronization signal output from the synchronization separation unit 32 is Ti, the period of the signal output from the synchronization correction unit 32 is To, the period of the ideal signal without jitter is Th, and the synchronization correction unit 36 is When the jitter of the signals input / output to and from is J (i) and J (o), respectively, the periods Ti, To, J (o) and J (i) are as follows.
Ti = Th + J(i) ---------- 식(1)Ti = Th + J (i) ---------- Formula (1)
To = Th + J(o) ----------식(2)To = Th + J (o) ---------- Equation (2)
J(o) ≪ J(i) ----------- 조건1J (o) ≪ J (i) ----------- Condition 1
조건 1은 본 발명의 목적에 해당한다.Condition 1 corresponds to the object of the present invention.
제2도에 도시된 본 발명에 의한 디지탈 동기 보정회로(35)에는 다음과 같은 두 가지의 동작 모드가 있다.The digital synchronization correction circuit 35 according to the present invention shown in FIG. 2 has the following two operation modes.
먼저, 해체(unlock) 모드는 잠금(lock)모드를 찾아가는 과도상태로서, 동기분리부(32)로부터 출력되는 수평동기신호의 주기(Th)를 예측한다. 다음으로, 잠금 모드는 잠긴 상태로서, 해체구간에서 예측한 주기(Th)를 가지는 의사(pseudo) 동기 신호를 수평동기신호 대신 온 스크린 디스플레이 부(34)로 출력한다.First, the unlock mode is a transient state in which the lock mode is searched, and predicts the period Th of the horizontal sync signal output from the sync separator 32. Next, the lock mode is locked, and outputs a pseudo synchronization signal having a period Th predicted in the dismantling section to the on-screen display unit 34 instead of the horizontal synchronization signal.
한편, 본 발명의 동기 보정회로는 세 가지의 동작 구간 즉, 잠금구간, 풀-인-구간(pull in lock range) 및 풀-아웃-구간(pull out lock range)을 가지고 있다.Meanwhile, the synchronous correction circuit of the present invention has three operation sections, that is, a lock section, a pull in lock range, and a pull out lock range.
먼저, 잠금 구간은 잠금 모드에서 수평동기신호의 입력이 허용되는 구간이고, 풀-인-구간은 해체 모드에서 잠금 모드로 전환시에 제2변수를 카운팅 하는 구간이고, 풀-아웃-구간은 잠금 모드에서 해체 모드로 전환시에 제2변수를 카운팅 하는 구간이다.First, the lock section is a section in which the horizontal synchronization signal input is allowed in the lock mode, the pull-in section is a section counting the second variable when switching from the disassembled mode to the lock mode, and the pull-out section is the lock section. It is a section counting the second variable when switching from the mode to the disassembly mode.
여기서, 제2변수는 잠긴 수(lock in number)를 가리키며, 이는 잠금 모드와 해체 모드를 전환하는 변수 값으로서, 잠금 구간에 수평동기신호가 들어온 총 회수를 의미한다.Here, the second variable indicates a lock in number, which is a variable value for switching between the lock mode and the unlock mode, and means the total number of times of the horizontal synchronization signal entering the lock section.
제3도는 본 발명에 의한 온 스크린 디스플레이를 위한 디지탈 동기 보정회로의 블럭도로서, 제1신호가 입력되면 증분시키고, 제2신호가 입력되면 감소시키고, 제1 및 제2신호가 입력되지 않으면 변화시키지 않은 프리셋 값을 출력하는 제1카운터(40)와, 프리셋 신호를 입력하고, 인에이블 신호에 응답하여 프리셋되며, 외부로부터 입력되는 클럭에 응답하여 카운팅 동작을 수행하는 제2카운터(42) 및 수직 귀선 소거신호에 응답하여 수평 동기 신호가 입력되면 인에이블 신호를 발생하고, 해체 모드에서 수평 동기신호가 잠금 구간보다 먼저 입력되면 제1신호를 발생하고 늦게 입력되면 제2신호를 발생하고 잠금 구간에 입력되면 제1 및 제2신호를 발생하지 않고, 수평동기신호가 입력될 때의 제2카운팅 수단의 카운팅 값(cm)을 미리 설정된 값들과 비교하여 동작 구간을 설정하고 의사 동기 신호를 예측하며, 제2카운팅 수단의 값(cm)과 동작 구간을 비교하여 동작 모드의 전환을 제어하고, 잠금 모드에서 의사 동기 신호를 온 스크린 디스플레이 회로로 출력하는 제어부(44)로 구성되어 있다.3 is a block diagram of a digital synchronous correction circuit for an on-screen display according to the present invention, which is incremented when the first signal is input, decreased when the second signal is input, and changed when the first and second signals are not input. A first counter 40 for outputting a preset value which is not set, a second counter 42 for inputting a preset signal, preset in response to an enable signal, and performing a counting operation in response to a clock input from the outside; When the horizontal synchronization signal is input in response to the vertical blanking signal, an enable signal is generated.In the dismantling mode, when the horizontal synchronization signal is input earlier than the lock period, the first signal is generated. When input to, the first and second signals are not generated, and the counting value (cm) of the second counting means when the horizontal synchronous signal is input is compared with the preset values. A control section for setting a work section, predicting a pseudo sync signal, controlling switching of the operation mode by comparing the value (cm) of the second counting means with the operating section, and outputting the pseudo sync signal to the on-screen display circuit in the lock mode. It consists of 44.
제3도에 도시된 제1카운터(40)는 상향/하향 카운터로 구현될 수 있으며, 제2카운터(42)의 프리셋 값 즉, 제1변수를 결정하는 역할을 한다. 제1카운터(40)로 입력되는 제1 및 제2신호는 제어부(44)로부터 출력되고, 출력단자 OUT를 통해 출력되는 수평동기신호에 동기되어 있는 신호들이다. 제1카운터(40)는 해체 모드에서 수평동기신호가 잠금 구간보다 앞서서 입력되면 제어부(44)에서 1회 발생된 제1신호를 입력하여 프리셋 값을 1 증가하고, 잠금 구간보다 뒤져서 입력되면 제어부(44)로부터 1회 발생된 제2신호를 입력하여 프리셋 값을 1 감소한다. 그리고, 잠금 구간에 수평동기 신호가 들어오게 되면 프리셋 값은 변환되지 않는다.The first counter 40 shown in FIG. 3 may be implemented as an up / down counter, and determines the preset value of the second counter 42, that is, the first variable. The first and second signals input to the first counter 40 are signals output from the controller 44 and synchronized with the horizontal synchronization signal output through the output terminal OUT. The first counter 40 inputs the first signal generated once in the controller 44 when the horizontal synchronization signal is input in advance in the dismantling mode and increases the preset value by one. The preset value is decreased by one by inputting the second signal generated once from 44). When the horizontal synchronization signal comes into the lock section, the preset value is not converted.
제2카운터(42)는 수평동기신호가 입력단자 IN1을 통해 제어부(44)로 입력될 때, 제어부(44)로부터 발생되는 프리셋 인에이블 신호에 응답하여 제1카운터(40)로부터 출력되는 프리셋 값을 입력하여 프리셋 된다. 그리고, 프리셋된 후 입력단자 IN2를 통해 입력되는 클럭에 맞춰 상향 카운팅 동작을 수행한다. 수평동기신호가 입력될 때, 제2카운터(42)의 값을 기준 신호라 하고, 제2카운터(42)의 클럭 주기를 Tck라 할 때, 입력되는 수평동기신호의 주기(Ti)는 다음 식(3)과 같다.The second counter 42 is a preset value output from the first counter 40 in response to a preset enable signal generated from the controller 44 when the horizontal synchronous signal is input to the controller 44 through the input terminal IN1. To enter the preset. After the preset operation, an up counting operation is performed according to a clock input through the input terminal IN2. When the horizontal synchronization signal is input, the value of the second counter 42 is referred to as a reference signal, and when the clock period of the second counter 42 is Tck, the period Ti of the input horizontal synchronization signal is represented by the following equation. Same as (3).
Ti = (기준신호 - 제1변수) × Tck ----------식(3)Ti = (reference signal-first variable) × Tck ---------- Equation (3)
이 때, 식(3)은 전술한 바와 같이, 잠금 모드에서 온 스크린 디스플레이 부(38)로 출력되는 의사 동기 신호의 주기를 예측하기 위해서 사용된다.At this time, equation (3) is used to predict the period of the pseudo sync signal output to the on-screen display unit 38 in the lock mode as described above.
제어부(44)는 기준 신호와 미리 설정된 값들을 비교하여 동작 구간을 결정하고, 해체 모드와 잠금 모드의 동작 전환을 제어하고, 입력단자 IN1 및 IN3을 통해 수평동기신호와 수직 귀선 소거신호가 입력되면 제2카운터(42)로 프리셋 인에이블 신호를 출력한다. 또, 출력단자 OUT를 통해 출력되는 수평동기신호를 입력단자 IN1을 통해 입력되는 수평동기신호로 할 것인가, 의사 동기 신호로 할 것인가를 결정하고, 제1 및 제2신호를 제1카운터(40)로 출력한다.The controller 44 determines an operation section by comparing the reference signal with preset values, controls the operation switching between the disassembly mode and the lock mode, and when the horizontal synchronization signal and the vertical blanking signal are input through the input terminals IN1 and IN3. The preset enable signal is output to the second counter 42. In addition, it is determined whether or not the horizontal synchronization signal outputted through the output terminal OUT is a horizontal synchronization signal inputted through the input terminal IN1 or a pseudo synchronization signal, and the first and second signals are first counter 40. Will output
이하, 본 발명에 의한 온 스크린 디스플레이를 위한 디지탈 동기보정방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a digital synchronization correction method for an on-screen display according to the present invention will be described with reference to the accompanying drawings.
제4도는 본 발명에 의한 온 스크린 디스플레이를 위한 디지탈 동기 보정방법을 설명하기 위한 플로우차트로서, 수평동기신호가 입력되었는가 판단하는 단계(제50단계)와, 해당 모드에 따라 보정 동작을 수행하는 단계(제52단계~제59단계)로 이루어져 있다.4 is a flowchart for explaining a digital synchronization correction method for an on-screen display according to the present invention, which includes determining whether a horizontal synchronization signal has been input (step 50) and performing a correction operation according to a corresponding mode. (Steps 52 to 59).
제3도에 도시된 제어부(44)는 수평동기신호가 입력되었는가 판단하여(제50단계), 입력되었으면 제2카운터(42)의 카운팅 값인 기준신호를 측정한다(제52단계). 제52단계 후에, 수직 귀선 소거신호가 입력되었는가를 판단한 다음(제54단계), 수직 귀선 소거신호가 입력되지 않았으면 동작 모드가 잠금 모드인가 또는 해체 모드인가를 확인한다(제56단계). 잠금 모드이면 예측한 주기를 갖는 의사 동기 신호를 온 스크린 디스플레이 부(38)로 보내고(제58단계), 해체 모드이면 수평동기신호를 OSD부(38)로 보내고, 의사 동기 신호의 주기를 예측한다(제59단계).The controller 44 shown in FIG. 3 determines whether the horizontal synchronization signal is input (step 50), and if so, measures the reference signal which is the counting value of the second counter 42 (step 52). After operation 52, it is determined whether the vertical blanking signal is input (step 54). If the vertical blanking signal is not input, it is checked whether the operation mode is the lock mode or the disassembly mode (step 56). In the lock mode, the pseudo sync signal having the predicted period is sent to the on-screen display unit 38 (step 58). In the disassembled mode, the horizontal sync signal is sent to the OSD unit 38, and the cycle of the pseudo sync signal is predicted. (Step 59).
제5도는 제4도에 도시된 제59단계를 세부적으로 설명하기 위한 종래의 플로우차트로서, 수평동기신호가 입력되면 즉시, 이 수평동기신호를 온 스크린 디스플레이 부(38)로 출력하고 제3도에 도시된 제2카운터(42)를 초기화하는 단계(제60단계)와, 제60단계 후에 수평동기신호가 입력된 동작 구간에 따라 제1변수와 제2변수를 가변시키는 단계(제62단계)와, 제62단계 후에 제2변수가 소정 임계값을 초과했는가를 판단하는 단계(제64단계) 및 제2변수가 소정 임계값을 초과했으면 해체 모드에서 잠금 모드로 전환하는 단계(제66단계)로 이루어져있다.FIG. 5 is a conventional flowchart for explaining the step 59 shown in FIG. 4 in detail. When the horizontal synchronization signal is input, the horizontal synchronization signal is immediately output to the on-screen display unit 38. Initializing the second counter 42 shown in FIG. 60 (step 60), and varying the first variable and the second variable according to the operation section in which the horizontal synchronization signal is input after the 60th step (step 62). And after step 62, determining whether the second variable has exceeded the predetermined threshold (step 64); and if the second variable has exceeded the predetermined threshold, switching from the dismantling mode to the lock mode (step 66). Consists of
제6도는 제5도에 도시된 제62단계를 세부적으로 설명하기 위한 종래의 플로우차트로서, 풀-인-구간 및 잠금 구간과 수평동기신호의 입력 구간을 비교하여 변수를 가변시키는 단계들(제70단계~제86단계)로 이루어져 있다. 해체 모드의 동작 구간은 기준 신호에 따라 구분된다.FIG. 6 is a conventional flowchart for describing in detail the sixty-second step shown in FIG. 5, wherein the variable is variable by comparing a pull-in-section and a lock section with an input section of a horizontal synchronization signal (see FIG. Step 70 ~ step 86). The operation section of the dismantling mode is divided according to the reference signal.
즉, 기준 신호가 잠금 구간내에 있으면 잠금 구간으로, 기준 신호가 풀-인-구간내에 있으면 풀-인-구간으로 동작 구간을 구분한다.That is, if the reference signal is within the lock period, the operation period is divided into a lock period, and if the reference signal is within the pull-in period, the operation period is divided into a pull-in period.
제6도로부터 알 수 있듯이, 제5도에 도시된 제62단계는 수평동기신호가 풀-인-구간에서 벗어났는가를 판단하는 단계(제70단계)와, 수평동기신호가 풀-인-구간에서 벗어났으면 제1변수를 증가하고, 제2변수를 감소하는 단계(제72단계), 수평동기신호가 풀-인-구간에서 벗어나지 않았으면, 수평동기신호가 잠금 구간밖에 있는가를 판단하는 단계(제74단계), 수평동기신호가 잠금 구간밖에 있으면 제1변수를 증가하고, 제2변수는 변화시키지 않는 단계(제76단계), 수평동기신호가 잠금 구간밖에 있지 않으면, 수평동기신호가 잠금 구간 안에 들어왔는가를 판단하는 단계(제78단계), 수평동기신호가 잠금 구간 안에 들어왔으면 제1변수를 변화시키지 않고, 제2변수를 증가시키는 단계(제80단계), 수평동기신호가 잠금 구간 안에 들어오지 않았으면 풀-인-구간안에 있는가를 판단하는 단계(제82단계), 수평동기신호가 풀-인-구간안에 있으면 제1변수를 감소하고, 제2변수는 변화시키지 않는 단계(제84단계) 및 수평동기신호가 풀-인-구간안에 있지 않으면 제1변수 및 제2변수를 모두 감소하고, 제5도에 도시된 제64단계로 진행하는 단계로 이루어져 있다.As can be seen from FIG. 6, step 62 shown in FIG. 5 includes determining whether the horizontal synchronization signal is out of the pull-in section (step 70), and the horizontal synchronization signal is pull-in-section. Increasing the first variable and decreasing the second variable (step 72), and if the horizontal synchronization signal does not deviate from the pull-in period, determining whether the horizontal synchronization signal is outside the lock period ( Step 74), if the horizontal synchronization signal is outside the lock period, the first variable is increased, and the second variable is not changed (step 76). If the horizontal synchronization signal is outside the lock period, the horizontal synchronization signal is locked. Determining whether or not to enter (step 78), if the horizontal synchronous signal is in the lock period without increasing the first variable, and increasing the second variable (step 80), the horizontal synchronous signal within the lock period If not, stay in the pull-in-section. (Step 82), if the horizontal synchronization signal is in the pull-in period, decrease the first variable, and do not change the second variable (step 84), and the horizontal synchronization signal is pull-in If it is not within the section, the first variable and the second variable are both reduced and the process proceeds to step 64 shown in FIG.
즉, 해체 모드에서는 잠금 구간 앞에 수평동기신호가 입력되면 프리셋 값인 제1변수를 증가시키고, 잠금 구간 뒤에 수평동기신호가 입력되면 제1변수를 감소시키므로, 식(3)으로부터 알 수 있듯이, 제2카운터(42)는 적절한 프리셋 값(제1변수)을 갖게 되며, 입력되는 수평동기신호의 주기를 따라 가게 된다. 이 때, 수평동기신호의 주기(Ti)와 제1변수는 다음 식(4)과 같은 관계를 가진다.That is, in the dismantling mode, when the horizontal synchronous signal is input before the lock section, the first variable, which is a preset value, is increased, and when the horizontal synchronous signal is input after the lock section, the first variable is decreased. The counter 42 has an appropriate preset value (first variable) and follows the cycle of the input horizontal synchronization signal. At this time, the period Ti of the horizontal synchronization signal and the first variable have a relationship as shown in Equation (4) below.
Ti = (기준신호1r - 제1변수) × Tck ----------식(4)Ti = (reference signal 1r-first variable) × Tck ---------- Equation (4)
여기서, 기준신호 1r은 잠금 구간에서의 기준신호를 나타낸다.Here, the reference signal 1r represents a reference signal in the lock section.
한편, 수평동기신호가 잠금 구간에 들어오면 잠금 구간에 들어온 회수인 제2변수는 1 증가시키고, 풀-인-구간에서 벗어나면 제2변수를 감소시킨다. 그리고, 잠금 구간밖에 있으나 풀-인-구간에 있을 경우에는 제2변수를 변화시키지 않는다. 이는 입력신호의 지터에 의해 잠금 구간안에 들어오거나 잠금 구간 밖으로 나갈 경우의 영향을 최대한으로 줄이기 위함이다.On the other hand, when the horizontal synchronization signal enters the lock period, the second variable, which is the number of times that has entered the lock period, is increased by one, and when the horizontal sync signal is out of the pull-in period, the second variable is decreased. In addition, if the lock period is outside the pull-in-section, the second variable is not changed. This is to minimize the effect of entering or exiting the lock section by the jitter of the input signal to the maximum.
식(4)로부터 알 수 있듯이, 입력되는 수평동기신호는 지터를 갖게 되므로 제1변수는 수시로 바뀌게 된다. 그러나, 지터의 평균치가 0이고, 지터가 없는 입력주기 Th가 나올 확률이 높으므로, 제2변수가 소정의 임계값을 넘어설 때의 프리셋 값은 지터가 없는 입력주기 Th에 대응된다.As can be seen from equation (4), since the input horizontal synchronization signal has jitter, the first variable changes from time to time. However, since the average value of jitter is 0 and the probability of the jitter-free input period Th is high, the preset value when the second variable exceeds a predetermined threshold corresponds to the jitter-free input period Th.
따라서, 임계값을 넘어설 경우, 해체 모드에서 잠금 모드로 전환을 하고, 프리셋 값(제1변수)을 고정시킨다.Therefore, when the threshold value is exceeded, the switch is released from the dismantling mode to the lock mode and the preset value (the first variable) is fixed.
제7도는 제4도에 도시된 제58단계를 세부적으로 설명하기 위한 본 발명에 의한 플로우차트로서, 모드 전환되기 바로 전의 값으로 제1변수의 값을 고정시키는 단계(제90단계)와, 수평동기신호의 동작 구간에 따라 제2변수의 값을 변화시키고, 동작 구간과 무관하게 잠금 구간이 종료되는 시간에 의사 동기 신호를 온 스크린 디스플레이 부(38)로 출력하면서, 제1변수를 초기화하는 단계(제92단계)와, 제2변수가 소정 임계값을 넘는가를 판단하는 단계(제94단계) 및 넘으면 해체 모드로 전환하는 단계(제96단계)로 이루어진다.7 is a flowchart according to the present invention for explaining in detail the step 58 shown in FIG. 4, in which the value of the first variable is fixed to the value immediately before the mode change (step 90), and horizontally Initializing the first variable by changing the value of the second variable according to the operation period of the synchronization signal and outputting the pseudo synchronization signal to the on-screen display unit 38 at the time when the lock period ends regardless of the operation period. (Step 92), determining whether the second variable exceeds a predetermined threshold value (Step 94), and when exceeding, switching to the dismantling mode (Step 96).
여기서, 의사 동기 신호의 주기는(기준신호-제1변수) × 외부클럭주기인 것을 특징으로 하는 온 스크린 디스플레이를 위한 디지탈 동기 보정방법.Here, the period of the pseudo synchronization signal is (reference signal-first variable) x external clock period, digital synchronization correction method for the on-screen display.
잠금 모드에서는 기준 신호가 잠금 구간내에 있으면 잠금 구간으로, 기준 신호가 풀-아웃-구간내에 있으면 풀-아웃-구간으로 동작구간이 구분된다.In the lock mode, the operation period is divided into a lock period when the reference signal is in the lock period and a pull-out period when the reference signal is in the pull-out period.
제8도는 제7도에 도시된 제92단계를 세부적으로 설명하기 위한 본 발명에 의한 플로우차트로서, 제90단계 후에 수평동기신호가 풀-아웃-구간(pull-out-range)에서 벗어났는가를 판단하는 단계(제100단계), 수평동기신호가 풀-아웃-구간을 벗어났으면 제2변수를 감소시키고, 잠금 구간이 종료되는 시간에 의사 동기 신호를 온 스크린 디스플레이 부로 내보내면서, 제1변수를 초기화하는 단계(제102단계), 수평동기신호가 풀-아웃-구간을 벗어나지 않았으면 수평동기신호가 잠금구간 밖에 있는가를 판단하는 단계(제104단계), 수평동기신호가 잠금 구간 밖에 있으면, 제2변수를 변화시키지 않고, 잠금 구간이 종료되는 시간에 의사 동기 신호를 온 스크린 디스플레이 부로 내보내면서, 제1변수를 초기화하는 단계(제106단계), 수평동기신호가 잠금 구간 밖에 있지 않으면 수평동기신호가 잠금 구간 안에 들어왔는가를 판단하는 단계(제108단계), 수평동기신호가 잠금 구간 안에 들어왔으면 제2변수를 증가시키고, 잠금 구간이 종료되는 시간에 의사 동기 신호를 온 스크린 디스플레이 부로 내보내면서, 제1변수를 초기화하는 단계(제110단계), 수평동기신호가 잠금 구간 안에 들어오지 않았으면, 수평동기신호가 풀-아웃-구간 안에 있는가를 판단하는 단계(제112단계), 수평동기신호가 풀-아웃-구간 안에 있으면 제2변수를 변화시키지 않고, 잠금 구간이 종료되는 시간에 의사 동기 신호를 온 스크린 디스플레이 부로 내보내면서, 제1변수를 초기화하는 단계(제114단계) 및 수평동기신호가 풀-아웃-구간 안에 있지 않으면 제2변수를 감소시키고, 잠금 구간이 종료되는 시간에 의사 동기 신호를 온 스크린 디스플레이 부로 내보내면서, 제1변수를 초기화하며, 제94단계로 진행하는 단계(제116단계)로 이루어진다.FIG. 8 is a flowchart according to the present invention for explaining step 92 shown in FIG. 7 in detail. It is determined whether the horizontal synchronization signal is out of the pull-out-range after step 90. FIG. In the determining step (100), if the horizontal synchronization signal is out of the pull-out period, the second variable is decreased, and the first variable is sent to the on-screen display unit at the time when the lock period ends. Initializing (step 102), determining whether the horizontal synchronization signal is outside the lock section if the horizontal synchronization signal is not out of the pull-out period (step 104), and if the horizontal synchronization signal is outside the locking period, Initializing the first variable (step 106) while sending out the pseudo-synchronization signal to the on-screen display unit at the time when the lock section ends, without changing the two variables, the horizontal sync signal is not outside the lock section. Determining whether the horizontal synchronization signal is within the lock period (step 108), and if the horizontal synchronization signal is within the lock period, increase the second variable and send the pseudo-synchronous signal to the on-screen display unit at the end of the lock period; Initializing the first variable while exporting (step 110), if the horizontal synchronization signal is not within the lock period, determining whether the horizontal synchronization signal is within the pull-out period (step 112), and the horizontal synchronization signal Is in the pull-out section and initializes the first variable (step 114) and the horizontal synchronous signal while sending out the pseudo-synchronization signal to the on-screen display unit at the time when the lock section ends, without changing the second variable. Is not within the pull-out interval, reduce the second variable, and send the pseudo-synchronization signal to the on-screen display at the end of the lock interval. Standing, and initializes the first variable, a step (a step 116) the process proceeds to operation 94.
본 발명에 의한 디지탈 동기 보정회로는 출력되는 수평동기신호의 출력 타이밍과 제2카운터(42)의 프리셋 타이밍은 입력되는 수평동기신호가 들어온 동작 영역과 무관하다. 즉, 그 회로는 잠금 구간 바로 뒤에 수평동기신호가 입력되는 것으로 간주하여 잠금 구간이 끝나는 타이밍에 의사 동기 신호와 프리셋 인에이블 신호가 각각 온 스크린 디스플레이 부(38)와 제2카운터(42)로 출력되게 한다.In the digital synchronization correction circuit according to the present invention, the output timing of the horizontal synchronization signal outputted and the preset timing of the second counter 42 are independent of the operation region into which the horizontal synchronization signal inputted. That is, the circuit assumes that the horizontal synchronizing signal is input immediately after the lock section, and outputs the pseudo sync signal and the preset enable signal to the on-screen display unit 38 and the second counter 42 at the timing when the lock section ends. To be.
그러므로, 출력되는 수평동기신호의 주기는 문자가 디스플레이 되는 기간에 입력도는 수평동기신호의 주기와 상관없이 일정하다. 그리고, 입력신호의 주기가 제2카운터(42)의 클럭주기에 정확한 정수배가 아니므로 발생하는 위상 에러는 수직 귀선 소거신호내의 해체 모드에서 보정해주므로 지터가 거의 없는 안정한 출력신호를 만들어 줄 수 있다.Therefore, the period of the horizontal synchronization signal to be output is constant regardless of the period of the horizontal synchronization signal input degree in the period during which the character is displayed. Since the phase of the input signal is not an exact integer multiple of the clock period of the second counter 42, the phase error generated is corrected in the disassembly mode in the vertical blanking signal, thereby making it possible to produce a stable output signal with little jitter. .
한편, 수평동기신호가 잠금 구간에서 입력되면 제2변수를 1 증가시키고, 풀-아웃-구간에서 벗어나면 제2변수를 감소시킨다. 그리고, 잠금 구간 밖에 있으나 풀-아웃-구간에 있을 경우에는 제2변수를 변화시키지 않는다. 이는 입력신호가 바뀌어 지터가 없는 입력주기 Th가 달라지거나 입력신호의 지터가 풀-아웃-구간을 벗어날 정도로 심할 경우에는, 제2변수가 소정의 임계값보다 작아져서 잠금 모드에서 해체 모드로 모드전환이 이루어지도록 하기 위함이다.On the other hand, when the horizontal synchronization signal is input in the lock period, the second variable is increased by one, and when the horizontal sync signal is out of the pull-out period, the second variable is decreased. In addition, the second variable is not changed when the lock period is outside the pull-out period. When the input signal is changed and the input period Th without jitter is changed or the jitter of the input signal is severe enough to go out of the pull-out section, the second variable becomes smaller than the predetermined threshold value, so that the mode is switched from the lock mode to the release mode. To make this happen.
상술한 바와 같이, 본 발명에 의한 온 스크린 디스플레이를 위한 디지탈 동기 보정 회로 및 그 방법은 디지탈적으로 수평동기신호의 주파수를 보정하기 때문에 종래의 아날로그 회로가 안고 있는 문제점을 해결할 수 있고, 더욱이 입력 지터에 의해 발생될 수 있는 약간의 출력지터를 없애는 효과가 있다.As described above, the digital synchronous correction circuit and method for the on-screen display according to the present invention can solve the problem of the conventional analog circuit because it digitally corrects the frequency of the horizontal synchronous signal, and furthermore, the input jitter This has the effect of eliminating some of the output jitter that can be caused by.
Claims (5)
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| KR1019950033862A KR0175038B1 (en) | 1995-12-29 | 1995-12-29 | Digital synchronous correction circuit and method for operating for on-screen display |
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| KR1019950033862A KR0175038B1 (en) | 1995-12-29 | 1995-12-29 | Digital synchronous correction circuit and method for operating for on-screen display |
Publications (2)
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Family Applications (1)
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| KR970057237A (en) | 1997-07-31 |
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