KR0173778B1 - Semiconductor device and method of manufacturing the same - Google Patents

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KR0173778B1
KR0173778B1 KR1019900008598A KR900008598A KR0173778B1 KR 0173778 B1 KR0173778 B1 KR 0173778B1 KR 1019900008598 A KR1019900008598 A KR 1019900008598A KR 900008598 A KR900008598 A KR 900008598A KR 0173778 B1 KR0173778 B1 KR 0173778B1
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무쯔히로 모리
야스미찌 야스다
야스노리 나까노
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미다 가쓰시게
가부시기 가이샤 히다찌 세이사꾸쇼
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

두개의 주표면을 갖는 반도체장치로서, 두개의 주표면중 하나의 주표면을 형성하며, 제1주전극이 하나의 주표면상에 형성되어 있는 제1 또는 제2도전형의 p+ 또는 n+ 기판영역과 p+ 또는 n+ 기판영역상에 형성되며 두개의 주표면중 다른 하나의 주표면을 형성하는 제1도전형의 n-층과 다른 하나의 주표면에 노출되는 제2도전형의 복수의 p형측과, p형층들은 그 종축들이 서로 평행하도록 나란히 배열되어 있으며, p형층들은 각각 복수의 p형층의 단부에 위치되는 한 쌍의 종단 p형층들을 포함하여 종단 p형층들중 하나는 다른 하나의 주표면의 일 주변 영역에 인접하는 한편 종단 p형층들은 한 쌍의 종단 p형층들 사이에 위치되는 복수의 내부 p형층을 포함하고 p형층(13)들중 인접한 것들 사이에 위치된 다른 하나의 주표면 및 n-층과, p형층들중의 인접한 것들의 일부상에서 각각 절연막이 삽입되어 형성되어 있는 복수의 절연게이트 전극과 다른 하나의 주표면으로 부터 p형층들로 연장되어 있는 제1도전형의 n+층들과, n+층들의 일부는 절연게이트 전극들중 하나의 일 단부 아래에 위치하도록 각각 형성되어 있고, n+층들은 한 쌍의 종단 p형층내에 각각 형성되는 한 쌍의 종단 n+층들을 포함하여 이루어진다.A semiconductor device having two main surfaces, the first or second conductive p + or n + substrate region forming one major surface of two major surfaces and having a first main electrode formed on one major surface. And a plurality of p-type sides of the first conductive type n-layer formed on the p + or n + substrate region and forming the other major surface of the two major surfaces and exposed to the other major surface; The p-type layers are arranged side by side such that their longitudinal axes are parallel to each other, and the p-type layers comprise a pair of terminal p-type layers each positioned at the ends of the plurality of p-type layers, one of the terminal p-type layers being formed on the other major surface. Adjacent to one peripheral region while the terminal p-type layers comprise a plurality of inner p-type layers located between a pair of terminal p-type layers and the other main surface and n located between adjacent ones of the p-type layers 13. Of the layer and adjacent ones of the p-type layers A plurality of insulating gate electrodes each having an insulating film interposed therebetween, and the first conductive n + layers extending from the other main surface to the p-type layers, and some of the n + layers are one of the insulating gate electrodes. And each of the n + layers comprises a pair of terminal n + layers each formed within a pair of terminal p-type layers.

Description

반도체장치및 그 제조방법Semiconductor device and manufacturing method thereof

제1a도는 본 발명의 반도체 장치의 일 실시예를 나타낸 도.1A shows an embodiment of a semiconductor device of the present invention.

제1b도는 제1a도의 반도체 장치의 평면도.FIG. 1B is a plan view of the semiconductor device of FIG. 1A. FIG.

제1c도 내지 제1e도는 제1도의 반도체장치의 주변영역의 구조에 관한 실시예를 나타낸 도.1C to 1E show an embodiment of the structure of the peripheral region of the semiconductor device of FIG.

제2도는 본 발명의 다른 실시예를 나타낸 도.2 is a diagram showing another embodiment of the present invention.

제3도는 본 발명의 또 다른 실시예를 나타낸 개략 단면도.3 is a schematic cross-sectional view showing yet another embodiment of the present invention.

제4도는 본 발명의 다른 실시예를 나타낸 개략 단면도.4 is a schematic cross-sectional view showing another embodiment of the present invention.

제5도는 종래의 반도체 장치의 평면도.5 is a plan view of a conventional semiconductor device.

제6도는 제5도의 반도체 장치의 V1-V1선에 따른 단면도.6 is a cross-sectional view taken along the line V1-V1 of the semiconductor device of FIG.

제7도는 반도체 장치의 턴·오프 파형을 설명하는 도.7 illustrates a turn-off waveform of a semiconductor device.

제8도는 본 발명의 반도체 장치의 과도 상태를 설명하는 도.8 is a diagram for explaining a transient state of the semiconductor device of the present invention.

제9도는 본 발명의 반도체 장치의 다른 실시예를 설명하는 도.9 is a diagram for explaining another embodiment of the semiconductor device of the present invention.

제10a도 내지 제10f도는 본 발명의 반도체 장치의 제조방법의 일 예를 설명하는 도.10A to 10F illustrate an example of a method of manufacturing a semiconductor device of the present invention.

제11도는 본 발명의 반도체 장치의 일 실시예의 일부분을 나타낸 개략 단면도이다.11 is a schematic cross-sectional view showing a part of one embodiment of a semiconductor device of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반도체 기판 2 : 제1의 주전극1 semiconductor substrate 2 first main electrode

3 : 제2의 주전극 4 : 제1의 절연게이트전극3: second main electrode 4: first insulating gate electrode

5,7 : 절연막 6 : 제2의 절연게이트전극5,7 insulating film 6: second insulating gate electrode

11 : p+ 또는 n+기판영역 12 : n-층11: p + or n + substrate region 12: n-layer

13 : p층 14 : n+층13: p layer 14: n + layer

15 : 주변 p층15: surrounding p layer

본 발명은 절연 게이트를 갖는 반도체 장치에 관한 것으로, 특히 고속성과 파괴내량이 뛰어난 구조를 가지는 반도체 장치와 그 제조 방법에 관한 것이다. 최근, 고주파로 동작되는 고내압의 파워스위칭 소자로서, 파워-MOS FET (Metal-Oxide-Semiconductor Field Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)가 많이 사용되어지고 있다. 예를 들면, 이와 같은 파워스위칭 소자가, USP 4,532,534 및 후지시보 Vo1.61, No.11 제697∼700페이지에 개시되어 있다. 제5도는 그것들의 표면으로부터 본 모식도이다. 파워-MOS FET나 IGBT(1)에서는 반도체기판(1)상에 제1의 절연게이트(4)가 스트라이프상으로 형성되고, 그들 제1의 절연게이트(4)는 주위의 제2의 절연게이트 전극(6)에 전기적으로 접속되고 있다. 10은 절연게이트전극(4,6)에 제어전력을 공급하는 전극선이다. 제6도는 제5도의 VI-VI의 단면구조를 나타내고 있다(후지시보 Vo1. 61, NO.11 제697∼700 페이지).BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an insulated gate, and more particularly, to a semiconductor device having a structure excellent in high speed and breakdown resistance, and a manufacturing method thereof. Recently, as a high voltage resistance switching device operating at a high frequency, power-MOS FETs (Metal-Oxide-Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) have been widely used. For example, such power switching elements are disclosed in US Pat. Nos. 4,532,534 and Fuji Times Vo1.61, No. 11, pages 697-700. 5 is a schematic view seen from their surface. In a power-MOS FET or an IGBT 1, a first insulating gate 4 is formed in a stripe shape on the semiconductor substrate 1, and the first insulating gate 4 is a second insulating gate electrode around it. It is electrically connected to (6). Denoted at 10 is an electrode line for supplying control power to the insulated gate electrodes 4 and 6. FIG. 6 shows the cross-sectional structure of VI-VI in FIG. 5 (Fuji Times Vo1.61, NO.11 pages 697-700).

제6도에 있어서, 반도체 기판(1)은 한쌍의 주표면(101,102)을 가지며, 한쪽의 주표면(101)에 인접하여 고불순물 농도를 가지고 n+또는 p+의 기판영역(11), 기판영역(11)에 인접하여 그것보다 저 불순물 농도의 n-층(12), n-층(12)내에 기하적으로 분리하여 n-층(12)보다 고불순물 농도를 가지는 복수개의 p층(113)이 각각 형성되어 있다. 또 p층(113)내에 그것보다 고불순물 농도인 n+층(114)이 2개씩 분리되어 형성되어 있다. 반도체 장치의 유닛셀 영역에 있어서, p층(113)은 p층(113)보다 웰의 깊이가 깊은 p+층(115)과 접한다.In FIG. 6, the semiconductor substrate 1 has a pair of main surfaces 101 and 102, has a high impurity concentration adjacent to one main surface 101, and has an n + or p + substrate region 11, a substrate region ( 11, a plurality of p-layers 113 having a higher impurity concentration than the n-layer 12 by being separated geometrically in the n-layer 12, n-layer 12 of a lower impurity concentration than that Each is formed. In the p layer 113, two n + layers 114 having a higher impurity concentration are formed. In the unit cell region of the semiconductor device, the p layer 113 is in contact with the p + layer 115 that is deeper than the p layer 113.

다른 쪽의 주표면(102)에는 n-층(12), p층(113) 및 n+층(114)이 노출되어 있다.The n-layer 12, the p-layer 113, and the n + layer 114 are exposed at the other main surface 102. As shown in FIG.

2는 기판영역(11) 표면에 저항 접속된 콜렉터 전극, 3은 다른 쪽의 주표면(102)에 있어서, 2개의 n+층(114)및 그 사이에 위치하는 P층(113) 및 P+층(115)에 저항 접촉되는 이미터 전극이다. 제1의 절연게이트 전극(4)은 절연막(5)을 거쳐, n-층(12)으로부터 P층(113)을 넘어 n+층(114)위에 달하도록 형성되어 있다. 반도체 장치의 주변영역에 있어서, P층(113)은 P층(113)보다 가장자리에 위치하고 P층(113)보다 웰 깊이가 깊은 P+층(115)과 접한다. 제2의 절연게이트 전극(6)은 기생용량을 감소시키기 위하여, P+층(115)상에 두께가 두꺼운 절연막(7)을 거쳐 형성되어 있다. 이미터 전극(3)은 절연막(8)으로 제1, 제2의 절연게이트 전(4,5)으로부터 절연 분리되어 있다.2 is a collector electrode that is resistance-connected to the surface of the substrate region 11, and 3 is the two n + layers 114 and the P layer 113 and the P + layer (between) located on the other main surface 102. 115 is an emitter electrode in resistance contact. The first insulating gate electrode 4 is formed to pass over the insulating film 5 and extend over the n + layer 114 from the n− layer 12 to the P layer 113. In the peripheral region of the semiconductor device, the P layer 113 is positioned at the edge of the P layer 113 and contacts the P + layer 115 deeper than the P layer 113. The second insulating gate electrode 6 is formed on the P + layer 115 via a thick insulating film 7 to reduce the parasitic capacitance. The emitter electrode 3 is separated from the first and second insulating gates 4 and 5 by the insulating film 8.

이상과 같이, 파워-MOS FET및 IGBT는 각 제1의 절연게이트전극(4)을 중심으로 한 유닛셀이 반복하여 형성된 영역 A과, 그 이외의 주변영역 B으로 나누어진다.As described above, the power-MOS FET and the IGBT are divided into a region A in which unit cells centered around each of the first insulating gate electrodes 4 are formed repeatedly, and the peripheral region B other than that.

이와 같은 반도체 장치를 온상태로 하기 위해서는 이미터 전극(3)에 대하여 콜렉터 전극(2)을 정(正)의 전위로 하고, 또 제1, 제2의 절연게이트전극(4,6)을 이미터 전극(3)에 대하여 정의 전위로 한다. 이에 의하여, 절연막(5)에 인접하는 P층(113)의 표면이 n층으로 반전하여, 전자가 이미터 전극(3), n+층(114), 반전한 n층, n-층(12)을 통하여 P+기판 영역(11)으로 흘러 들어간다. 그 결과, P+기판영역(11)으로부터 정의 전하인 홀

Figure kpo00002
의 주입이 촉진되고, 홀
Figure kpo00003
은 n-층(12), P층(113)을 통하여 이미터전극(3)으로 흐른다. 이상의 전자 및 홀의 흐름에 의하여 전류가 콜렉터전극(12)으로부터 이미터전극(3)으로 흐른다. 다시 온 상태를 오프 상태로 하는데는 제1, 제2의 절연 게이트전극(4,6)의 전위를 제거하면 된다. 반전된 n층이 소멸하고, 전자전류가 차단되는 결과, 홀의 주입도 없어져 전류가 흐르지 않게 된다.In order to turn on such a semiconductor device, the collector electrode 2 is set to a positive potential with respect to the emitter electrode 3, and the first and second insulating gate electrodes 4 and 6 have already been made. The electrode electrode 3 is set to have a positive potential. As a result, the surface of the P layer 113 adjacent to the insulating film 5 is inverted to n layers, and the electrons are emitter electrode 3, n + layer 114, n inverted layer, n − layer 12 ) Into the P + substrate region 11. As a result, a hole with positive charge from P + substrate region 11
Figure kpo00002
Injection is facilitated, the hall
Figure kpo00003
Flows to the emitter electrode 3 through the n − layer 12 and the P layer 113. The current flows from the collector electrode 12 to the emitter electrode 3 by the flow of electrons and holes. To turn the on state back to the off state, the potentials of the first and second insulating gate electrodes 4 and 6 may be removed. As a result, the inverted n-layer disappears and the electron current is interrupted. As a result, the injection of holes also disappears and no current flows.

IGBT는 기판영역(11)이 p+이고, p+층 기판영역(11), n-층(12), p층(113), n+층(114)의 4층 구조로 되어 있기 때문에, 기생 다이리스터가 구성되어 있다.In the IGBT, since the substrate region 11 is p + and has a four-layer structure of p + layer substrate region 11, n-layer 12, p layer 113, and n + layer 114, parasitic die The Lister is configured.

이 기생 다이리스터가 일단 동작하기 시작하기 시작하면 제1, 제2의 절연 게이트(4,6)로 제어할 수 없게 되어 전류가 폭주하고 줄열에 의한 파괴에 이른다. 이것을 레치업이라 한다. 이 레치업은 영역

Figure kpo00004
뿐만 아니라, 주변영역
Figure kpo00005
에서도 일어난다. 그 구조에 따라서는 영역
Figure kpo00006
의 쪽이 레치업되기 쉬우며, IGBT의 파괴 내량이 영역
Figure kpo00007
에서 결정되는 일이 있다. 제6도는 그것에 대처한 구조이다. 즉 p층(113)과 주변 p+층(115)을 접촉시키고, 영역
Figure kpo00008
에 있는 n+층(114)을 통하여 전자 전류가 흐르지 않도록 고안되어 있다.Once the parasitic thyristors start to operate, they cannot be controlled by the first and second insulated gates 4 and 6, resulting in a surge of current and destruction by Joule heat. This is called a latchup. This stretch up area
Figure kpo00004
As well as the surrounding area
Figure kpo00005
Also takes place. Depending on its structure
Figure kpo00006
Of the IGBT is easy to stretch up
Figure kpo00007
May be determined. 6 is a structure that copes with it. That is, the p layer 113 and the surrounding p + layer 115 are brought into contact with each other,
Figure kpo00008
It is designed to prevent electron current from flowing through the n + layer 114.

즉, 제2의 절연게이트(6)아래에서 주변 p+층(115)이 n형으로 반전되기 어렵도록 주변 p+층(115)의 캐리어 농도를 p층(113)보다 높게함과 동시에 절연막(7)을 두껍게 한다. 그 결과, 영역

Figure kpo00009
에 존재하는 홀
Figure kpo00010
의 량이, 영역
Figure kpo00011
보다 적어져, n+층(114)아래의 저항(Rp)과 홀 전류로 생기는 p층(113), 주변 p+층(115)중의 전압 강하가 p층(113) 주변 p+층과 n+층(114)의 확산전위(실온에서 약 0.7V)보다 밑돌게 되어, 통상의 온 상태에서는 레치업 되지 않게 된다. 또한, 주변 p+층(115)이 극히 근방의 영역
Figure kpo00012
과 영역
Figure kpo00013
의 경계에서 이미터 전극(3)에 단락되어 있기 때문에, 소량의 홀도 턴오프시에 급속하게 수집 되기 때문에, 턴 오프시간도 짧아진다.That is, the insulating film of the carrier concentration of the second insulated gate (6) around the p + layer 115 around the p + layer 115 to be hard to be inverted to n-type at the bottom of and at the same time higher than the p layer 113 ( Thicken 7). As a result, the area
Figure kpo00009
Present in
Figure kpo00010
Quantity, area
Figure kpo00011
It becomes smaller than, the n + layer 114, the resistance (Rp) and the p-type layer caused by the hole current 113, the voltage drop in the surrounding p + layer (115) p-type layer 113 of the bottom surrounding p + layer and the n + layer ( It becomes lower than the diffusion potential (about 0.7 V at room temperature) of 114), and it does not latch up in a normal ON state. In addition, the region where the surrounding p + layer 115 is extremely near
Figure kpo00012
And area
Figure kpo00013
Since the short circuit is shorted to the emitter electrode 3 at the boundary of, a small amount of holes are also rapidly collected at the time of turn-off, so the turn-off time is also shortened.

한편, 기판영역(11)을 n+로 한 것이, 파워-MOS FET이다. 파워-MOSFET를 온상태로 하기 위해서는 IGBT와 마찬가지로 콜렉터 전극(드레인 전극)(2)에 정의 전위를 인가한 상태에서 다시 제1, 제2의 절연게이트 전극(4,6)에 정의 전위를 인가한다. 이에 의하여 p층(113)의 절연막(5)표면에 반전층이 생겨, 전자전류가 n+층(114), 반전층, n-층(12), n+기판영역(11)으로 흘러, 결과적으로도 드레인 전극(2)으로부터 이미터전극(소스전극)(3)으로 전류가 흐른다. 이 파워-MOS FET를 오프하기 위해서는 절연 게이트 전극의 전위를 제거하면 된다. 이에 의하여 반전층이 소멸되어 전류는 차단된다. 그러나, 파워-MOS FET는 n+기판영역(11), n-층(12), p층(113)(주변 p+층 115)으로 이루어지는 pn 다이오드를 내장하고 있다. 이것을 피이드백·다이오드로서 이용하는 것도 진행되고 있다. 즉, 파워-MOS FET의 소오스 전극(3)에 드레인 전극(2)에 비하여 정의 전위가 인가되었을 경우, 이 다이오드를 사용하여 순방향으로 전류를 흐르게 한다. 이때, p층(113), p+층(114)으로부터 n-층(12)에 홀

Figure kpo00014
이 주입된다. 다음에, 소오스 전극(3)이 드레인 전극(2)의 전위에 비하여 부(-)가 된 순간, 이 홀
Figure kpo00015
은 소오스 전극(3)에 흡수된다. 이 경우, 주변 p+층(115 )이 제6도와 같이 주변 p+층(115)의 근방에서 소오스 전극(3)에 단락되어 있으면 홀의 흡수시에 저항이 되는 주변 p+층(115)의 길이가 짧아져서 고속으로 다이오드가 회복된다. 이때, 홀
Figure kpo00016
전류는 가장 주변영역
Figure kpo00017
측에 있는 n+층(114) 밑의 p층(113)(주변 p+층 115)을 흐른다. 상기 종래 기술에서는 IGBT나 파워-MOS FET가 온상태로부터 오프 상태로 고속으로 변화할 때에 기생 다이리스터나 기생 트랜지스터의 동작을 확실하게 방지하는 구조로 되어 있지 않아 파괴되기 쉽다는 문제가 있었다. 즉, 가장 주변영역
Figure kpo00018
측에 있는 n+층(114)밑의 p층(113)(주변 p+층 115)의 저항(Rp)과 주입된 홀
Figure kpo00019
전류, pn 접합의 방전전류에 의하여 pn 접합이 순바이어스되어 p+기판(n+기판)(11), n-층(12), p층(113), n+층(114)으로 이루어지는 기생 다이리스터(기생 트랜지스터)가 동작한다는 불편이 있었다. 또, 종래 기술에서는 영역
Figure kpo00020
측과 영역
Figure kpo00021
측에 있어서, n-층(12)내에 형성된 p층의 깊이가 동일하다. 이 때문에 과도 상태에서 발생하는 과도전압에 의하여 전면(즉
Figure kpo00022
영역도 포함)에 있어서 애벌란시(avalanche)가 발생하여 기생 다이리스터(기생 트랜지스터)의 동작에 의하여 제어가 불가능하게 된다는 문제가 있었다. 본 발명은 IGBT나 파워-MOS FET의 스위칭, 특히 턴오프의 고속성을 유지하면서, 기생다이리스터나 기생 트랜지스터가 동작하지 않는 구조를 제공하는데 있다. 본 발명의 목적은 고속 스위칭 특히 고속 턴오프가 가능하고, 높은 절연 능력(큰 전압 저지능력)을 가지는 반도체장치및 그 제조방법을 실현하는데 있다.On the other hand, it is the power-MOS FET that set the substrate region 11 to n + . In order to turn on the power MOSFET, a positive potential is applied to the first and second insulating gate electrodes 4 and 6 again while a positive potential is applied to the collector electrode (drain electrode) 2 similarly to the IGBT. . As a result, an inversion layer is formed on the surface of the insulating film 5 of the p layer 113, and electron current flows into the n + layer 114, the inversion layer, the n-layer 12, and the n + substrate region 11 as a result. Current flows from the drain electrode 2 to the emitter electrode (source electrode) 3. To turn off the power-MOS FET, the potential of the insulated gate electrode may be removed. As a result, the inversion layer disappears and the current is cut off. However, the power-MOS FET contains a pn diode composed of an n + substrate region 11, an n − layer 12, and a p layer 113 (peripheral p + layer 115). The use of this as a feedback diode is also progressing. In other words, when a positive potential is applied to the source electrode 3 of the power-MOS FET as compared to the drain electrode 2, the current flows in the forward direction using this diode. At this time, a hole in the n − layer 12 from the p layer 113 and the p + layer 114.
Figure kpo00014
It is injected. Next, when the source electrode 3 becomes negative with respect to the potential of the drain electrode 2, this hole
Figure kpo00015
Silver is absorbed by the source electrode 3. In this case, if the peripheral p + layer 115 is shorted to the source electrode 3 in the vicinity of the peripheral p + layer 115 as shown in FIG. 6, the length of the peripheral p + layer 115 becomes a resistance upon absorption of the hole. Becomes short and the diode recovers at high speed. At this time, Hall
Figure kpo00016
Current is the most peripheral area
Figure kpo00017
P layer 113 (peripheral p + layer 115) under n + layer 114 on the side flows. In the above prior art, when the IGBT or the power-MOS FET changes from the on state to the off state at a high speed, there is a problem that the parasitic thyristor and the parasitic transistor do not have a structure that prevents the operation of the parasitic thyristor or the parasitic transistor from being reliably destroyed. That is, the most peripheral area
Figure kpo00018
Injected hole and resistance Rp of p layer 113 (peripheral p + layer 115) under n + layer 114 on the side
Figure kpo00019
A parasitic die composed of p + substrate (n + substrate) 11, n − layer 12, p layer 113, and n + layer 114 by forward biasing the pn junction by the current and the discharge current of the pn junction. There is a inconvenience that the Lister (parasitic transistor) operates. Moreover, in the prior art, the area
Figure kpo00020
Side and area
Figure kpo00021
On the side, the depths of the p layers formed in the n − layer 12 are the same. Because of this, the front (i.e.,
Figure kpo00022
A vacancies occur in the region) and control is impossible due to the operation of the parasitic thyristors (parasitic transistors). The present invention provides a structure in which the parasitic thyristor or the parasitic transistor does not operate while maintaining the high speed of switching the IGBT or the power-MOS FET, in particular, the turn-off. An object of the present invention is to realize a semiconductor device capable of high speed switching, in particular a high speed turn off, and having a high insulation capability (large voltage blocking capability) and a manufacturing method thereof.

본 발명의 다른 목적은 기생 다이리스터, 기생 트랜지스터에 의하여 발생하는 레치업 동작을 방지할 수 있는 반도체장치및 그 제조방법을 실현하는데 있다.Another object of the present invention is to realize a semiconductor device capable of preventing the latch-up operation caused by parasitic thyristors and parasitic transistors, and a manufacturing method thereof.

본 발명의 다른 목적은 전류용량이 큰 반도체 장치및 그 제조방법을 실현하는데 있다.Another object of the present invention is to realize a semiconductor device having a large current capacity and a method of manufacturing the same.

본 발명의 반도체 장치는 p형 반도체기판 또는 n형 반도체기판 상기 기판상에 형성된 n-층 및 상기 n-층에 웰상으로 형성된 복수개의 p층을 가진다. 상기 p층내에 적어도 1개의 n+층이 형성된다. 상기 n-층중 상기 p층이 형성되어 있지 않은 영역과 대향하여 절연 게이트 전극이 형성된다. 상기 p층과 상기 n+층에 이미터 전극(소오스 전극)이 형성된다. 또 상기 반도체 기판의 저면에 콜렉터 전극(드레인 전극)이 형성된다. 본 발명의 반도체 장치에 있어서, 반도체 장치의 주변영역에 위치하는 p층은 상기 p층보다 더 외주측에 위치하고, 상기 p층보다 큰 웰 깊이를 가지는 p+층이 접한다. 상기 p층과 p+층이 접하는 영역의 주변에는 n+층이 형성되지 않는다. 이와 같이 본 발명의 반도체 장치는 주변영역에 있어서 p층과 p+층이 접하고 있으므로, 턴오프시에 반도체 장치내에 축적된 홀 및 전자가 p+층과 p층을 거쳐 이미터 전극으로부터 및 기판을 거쳐 콜렉터 전극으로부터 제거된다.The semiconductor device of the present invention has a p-type semiconductor substrate or an n-type semiconductor substrate having an n − layer formed on the substrate and a plurality of p layers formed in a well shape on the n − layer. At least one n + layer is formed in the p layer. An insulating gate electrode is formed to face a region in which the p layer is not formed in the n-layer. An emitter electrode (source electrode) is formed on the p layer and the n + layer. Further, a collector electrode (drain electrode) is formed on the bottom of the semiconductor substrate. In the semiconductor device of the present invention, the p layer located in the peripheral region of the semiconductor device is located on the outer circumferential side of the p layer and is in contact with the p + layer having a larger well depth than the p layer. The n + layer is not formed around the region where the p layer and the p + layer contact. As described above, in the semiconductor device of the present invention, since the p layer and the p + layer are in contact with each other in the peripheral region, holes and electrons accumulated in the semiconductor device at turn-off are collected from the emitter electrode through the p + layer and the p layer and from the collector through the substrate. It is removed from the electrode.

또 본 발명의 반도체 장치는 기생 다이리스터 및 기생 트랜지스터를 갖지 않으므로 레치업 현상의 억제가 가능하게 된다.In addition, since the semiconductor device of the present invention does not have parasitic thyristors and parasitic transistors, the latch-up phenomenon can be suppressed.

또, 본 발명의 반도체 장치에 있어서, p+층의 웰이 p층의 웰보다 깊게 형성되어 있으므로, 과도상태에 있어서의 과전압에 의하여 발생하는 애벌란시가, 레치업 현상이 발생하지 않는 주변의 p+영역에 한정되어 높은 절연 내량이 실현된다.Further, in the semiconductor device of the present invention, since the well of the p + layer is formed deeper than the well of the p layer, the avalanche generated by the overvoltage in the transient state is the peripheral p where the latchup phenomenon does not occur. It is limited to the + region, and high insulation resistance is realized.

본 발명의 반도체 장치의 제조에 있어서, 게이트의 측벽에 n형 불순물을 포함하는 부재, 예를 들면 PSG(phosphosilicate glass)를 형성하고, 이 PSG중의 인(P)원소를 실리콘 원소중에 확산시켜 n+층을 형성해도 좋다. n+층의 형성이 불필요한 주변영역에 있어서는 반도체 표면의 절연막(산화막)을 일부 남게하여 상기 절연막상에 PSG를 형성함으로써 인원소의 실리콘으로의 확산이 억제되어, n+층이 형성되지 않는다.In the manufacture of the semiconductor device of the present invention, a member containing an n-type impurity, for example, PSG (phosphosilicate glass), is formed on the sidewall of the gate, and the phosphorus (P) element in the PSG is diffused into the silicon element to provide n +. You may form a layer. In the peripheral region where the n + layer is not necessary, a portion of the insulating film (oxide film) on the semiconductor surface is left to form PSG on the insulating film, so that diffusion of phosphorus element into silicon is suppressed, and the n + layer is not formed.

n형 불순물을 포함하는 부재(예를 들면 PSG)는 전극간의 절연 내압의 향상에 기여한다. 또, 이 방법에 의하여 p층, n+층, PSG측벽을 게이트 전극의 측벽에 따라 자기 정합적(自己整合的)으로 형성할 수가 있게 된다.A member (for example, PSG) containing n-type impurities contributes to the improvement of the dielectric breakdown voltage between the electrodes. In addition, by this method, the p-layer, the n + layer, and the PSG side wall can be formed in a self-aligned manner along the sidewalls of the gate electrode.

본 발명의 반도체 장치의 제조방법을 사용함으로써, 반도체 장치의 유닛셀의 미세화가 실현된다. 반도체 유닛셀의 미세화에 의하여 단위면적당의 전류밀도의 증가와 반도체 장치의 전류용량의 증가가 달성된다.By using the manufacturing method of the semiconductor device of the present invention, miniaturization of the unit cell of the semiconductor device is realized. By miniaturization of the semiconductor unit cells, an increase in the current density per unit area and an increase in the current capacity of the semiconductor device are achieved.

이하, 본 발명을 실시예로서 나타낸 도면을 사용하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated using drawing which showed as an Example.

제1도는 본 발명 반도체 장치의 일실시예를 나타낸 것으로, 1은 한쌍의 주표면(101, 102)을 가지며, 주표면에 한쪽의 주표면(101)에 인접하는 p+또는 n+의 기판영역(11), 기판영역 및 다른쪽의 주표면(102)에 인접하고, 기판영역(11)보다 저불순물 농도를 가지는 n-층(12), 다른쪽의 주표면(102)으로부터 n-층(12)내에 뻗고, 다른쪽의 주표면(102)에 노출되어 있는 부분은 가늘고 긴 형상을 가지고 또 길이 방향을 정렬하여 병설되어 있는 n-층(12)보다 고불순물 농도를 가지는 복수개의 p층(13), 다른쪽의 주표면(102)으로부터 각 p층(13)내로 뻗고, 다른쪽의 주표면(102)에 노출되어 있는 부분은 p층(13)과 길이 방향을 동일 방향으로 한 가늘고 긴 형상을 가지고 또 p층(13)보다 고불순물농도를 가지는 n+층, 다른쪽의 주표면(102)으로부터 n-층(12)내에 p층(13)보다 깊게 뻗고, 복수개의 p층(13)을 포위하고 또 p층(13)에 접하여 배치된 환상의 주변 p층(15)이 형성된 반도체 기판이다. 복수개의 p층(13) 중 그들의 길이 방향과 직각을 이루는 방향의 최외측에 위치하는 p층(13)내에는 1개의 n+층(14)이, 다른 p층(13)내에는 2개의 n+층(14)이 각각 형성되어 있다. 2는 반도체 기판(1)의 한쪽의 주표면(101)에 있어서 기판영역(11)에 저항 접촉된 제1의 주전극, 3은 반도체 기판(1)의 다른쪽의 주표면(102)에 있어서 n+층(14)및 p층(13)에 저항 접촉된 제2의 주전극이다. 이 제2의 주전극(3)은 최외측에 위치하는 p층(13)에 있어서는 n+층(14)의 주변 p층(15)측에서, 다른 p층(13)에 있어서는 2개의 n+층(14)의 사이에 노출되는 부분에서 각각 p층(13)과 저항 접촉되고 있다. 또, p층(13)의 길이방향의 양단에 있어서는 제2의 주전극(3)이 n+층(14)보다도 주변측에 뻗어 p층(13)에 저항접촉되어 있다. 4는 반도체 기판(1)의 다른쪽의 주표면(102)에 있어서, 절연막(5)을 거쳐 인접하는 p층(13)의 한쪽내에 형성된 n+층(14)위로부터 다른쪽내에 형성된 n+층(14)까지 연장되도록 설치된 제1의 절연 게이트전극, 6은 반도체 기판(1)의 다른쪽의 주표년(102)에 있어서, 절연막(7)을 거쳐, 주변 p층(15)위에 주변 p층(15)을 따라 설치된 제2의 절연 게이트 전극이고, 제1의 절연 게이트 전극(4)과 제2의 절연 게이트 전극(6)과는 전기적으로 접속되어 있다. 8및 9는 제1및 제2의 절연게이트전극(4,6)위에 형성된 절연막이다. 제2의 주전극(3)은 절연막(8)위에 연장되어 인접하는 제2의 주전극(3)과 접속되어 있다.FIG. 1 shows an embodiment of the semiconductor device of the present invention, where 1 has a pair of major surfaces 101 and 102 and a substrate region of p + or n + adjacent to one major surface 101 on the major surface. n from the layer 12, the major surface 102 of the other side-11, the substrate region and the other major surface (102) n adjacent to and having a low impurity concentration than the substrate region 11 in the layer ( 12) a plurality of p-layers extending within and exposed to the other main surface 102, having a thin and elongated shape and having a higher impurity concentration than the n-layers 12 arranged in the longitudinal direction. 13), a portion extending from the other main surface 102 into each p layer 13, and exposed to the other main surface 102, is thin and elongated in the same direction as the p layer 13 in the longitudinal direction. N + layer having a shape and higher impurity concentration than p layer 13, extending deeper than p layer 13 in n − layer 12 from the other main surface 102, It is a semiconductor substrate in which the cyclic | annular peripheral p layer 15 surrounding the some p layer 13 and contacting the p layer 13 was formed. One n + layer 14 is in the p layer 13 which is located in the outermost side of the plurality of p layers 13 at right angles to the longitudinal direction thereof, and two n in the other p layer 13. + Layers 14 are formed, respectively. 2 is a first main electrode in resistance contact with the substrate region 11 on one main surface 101 of the semiconductor substrate 1, and 3 is a main surface 102 on the other main surface of the semiconductor substrate 1. The second main electrode is in ohmic contact with the n + layer 14 and the p layer 13. A main electrode (3) of the second is around the p layer 15, the n + layer 14 in the p layer 13 positioned on the outermost side, in the other p-type layer 13, the two n + The portions exposed between the layers 14 are in ohmic contact with the p layer 13, respectively. At both ends of the p layer 13 in the longitudinal direction, the second main electrode 3 extends to the peripheral side than the n + layer 14 and is in ohmic contact with the p layer 13. 4 is formed in the method, formed in the side of the p layer 13 is adjacent via the insulating film (5) n + layer 14, the other from the top to the main surface 102 of the other side of the semiconductor substrate (1) n + The first insulated gate electrode 6 installed so as to extend to the layer 14 is the peripheral p on the peripheral p layer 15 via the insulating film 7 in the other major year 102 of the semiconductor substrate 1. It is a 2nd insulating gate electrode provided along the layer 15, and is electrically connected with the 1st insulating gate electrode 4 and the 2nd insulating gate electrode 6. As shown in FIG. 8 and 9 are insulating films formed on the first and second insulating gate electrodes 4 and 6. The second main electrode 3 extends over the insulating film 8 and is connected to the adjacent second main electrode 3.

이와 같은 반도체 장치에 의하면, 병설한 가늘고 긴 p층(13)의 길이방향및 길이방향과 직각을 이루는 방향의 최외측에 있어서 제2의 주전극과 접촉하고 있는 개소가 n+층(14)보다 주변 p층(15)에 근접하고 있기 때문에, 주변 p층(15)에 인접하는 n-층(12)에 주입된 홀

Figure kpo00023
및 pn 접합의 충전전하를 턴·오프시에 원활하게 제2의 주전극(3)으로 끌어낼 수가 있고, 또 주변 p층(15)의 적층 방향에 기생 다이리스터및 기생트랜지스터가 존재하지 않기 때문에 고속이고 파괴 내량이 큰 IGBT 또는 파워-MOS FET를 얻을 수가 있다.According to the semiconductor device as described above, the point of contact with the second main electrode at the outermost side in the longitudinal direction and the direction perpendicular to the longitudinal direction of the parallel elongated p-layer 13 is smaller than the n + layer 14. Since it is close to the peripheral p layer 15, the hole is injected into the n − layer 12 adjacent to the peripheral p layer 15.
Figure kpo00023
And the charge charge of the pn junction can be smoothly drawn to the second main electrode 3 at the time of turn-off, and the parasitic thyristors and the parasitic transistors do not exist in the stacking direction of the peripheral p layer 15. And IGBT or power-MOS FET having a high breakdown resistance can be obtained.

또, 주변 P층(15)은 P층(13)보다 고불순물 농도로 함으로써 더욱 고속이고 파괴내량을 향상할 수가 있다.In addition, the peripheral P layer 15 can have a higher impurity concentration than the P layer 13, thereby improving the breakdown resistance at a higher speed.

제1c도 내지 제1e도는 본 발명의 반도체 장치의 주전극(3), P층(13)및 P+층(15)의 주위를 확대하여 설명한 도이고, 본 발명의 반도체 장치의 주변 영역의 구조에 관한 3가지의 실시예를 나타낸다. 제1c도는 전극(3)이 주변에서 p층(13)에만 접하는 실시예를 나타낸다. 제1d도는 전극(3)이 p층(13)과 p+층(15)의 양쪽에 접하는 실시예를 나타낸다. 또 제1e도는 전극(3)이 p층(15)에만 접하는 실시예를 나타낸다. 전극(3)과 p+층(15)과의 접촉 면적이 클수록 본 발명의 어떠가 현저하게 되어, 고속성과 높은 절연 내량이 실현된다. 그러나, p+(15)이 게이트전극(4) 바로밑의 영역에까지 연장되어 형성되면 MOS 게이트의 역치 전압이 상승하여 바람직하지 않다.1C to 1E are enlarged views of the periphery of the main electrode 3, the P layer 13, and the P + layer 15 of the semiconductor device of the present invention, and the structure of the peripheral region of the semiconductor device of the present invention. Three examples are shown. FIG. 1C shows an embodiment where the electrode 3 is in contact only with the p layer 13 in the periphery. 1d shows an embodiment in which the electrode 3 is in contact with both the p layer 13 and the p + layer 15. 1E shows an embodiment in which the electrode 3 is in contact only with the p-layer 15. The larger the contact area between the electrode 3 and the p + layer 15 is, the more significant the present invention becomes, and the high speed and high insulation resistance are realized. However, if p + (15) is formed to extend to the region immediately below the gate electrode 4, the threshold voltage of the MOS gate rises, which is undesirable.

다음에, 제1도에 도시된 본발명의 반도체 장치의 과도 상태에 있어서의 동작에 대하여 제7도, 제8도를 사용하여 설명한다. 일반적으로 IGBT나 파워-MOS FET 등의 반도체 장치는 유도부하에서 사용되는 일이 많다. 유도부하의 턴·오프시에는 제7도에 나타낸 바와 같이 과전압(Vp)이 발생한다.Next, operations in the transient state of the semiconductor device of the present invention shown in FIG. 1 will be described with reference to FIGS. 7 and 8. FIG. In general, semiconductor devices such as IGBTs and power-MOS FETs are often used in inductive loads. When the inductive load is turned off, an overvoltage Vp occurs as shown in FIG.

즉 전류(I)가 흐르고 있는 상태로부터 오프상태로 하면, 전압(V)이 상승하고 I가 강하한다. 이때 I의 변화율(di/dt)과 배선의 L성분에 의하여 VL=L x di/dt가 발생하여 과전압(Vp)가 발생한다. 이 Vp가 자주 소자의 내압을 초과하여 소자를 파괴하기에 이른다.That is, when it is turned off from the state in which the electric current I flows, the voltage V will rise and I will fall. At this time, V L = L x di / dt is generated due to the change rate di / dt of I and the L component of the wiring to generate an overvoltage Vp. This Vp frequently exceeds the breakdown voltage of the device, leading to destruction of the device.

제1도에 나타낸 본 발명의 반도체 장치는 주변에 깊은 p+층을, 중심부에 얕은 p층을 가지고 있다. 따라서 제8도에 나타낸 바와 같이, 주변에서는 n-층이 얇고(LA), 중심부에는 두텁게(LB)되어 있다. 따라서 이미터(소오스), 콜렉터(드레인)에 전압이 인가되었을 경우, n-층이 얇은 주변부에서의 전계가 강해져 애벌란시되기 쉽게 된다. 일단 애벌란시가 되면 주변부에서 홀

Figure kpo00024
과 전자
Figure kpo00025
가 발생하여, 홀
Figure kpo00026
는 이미터(소오스)에, 전자
Figure kpo00027
는 콜렉터(드레인)에 흘러, 큰 전류가 발생한다. 이 홀
Figure kpo00028
가 흐르는 경로에 기생 다이리스터(IGBT의 경우)나 기생 트랜지스터(파워-MOS FET)가 있는 경우 이들이 동작하여 소자를 파괴한다. 그러나, 본 발명에서는 그 경로에 기생 소자를 형성하는 N+층이 없기 때문에, 대단히 큰 애벌란시 내량을 갖는다는 특징이 있다.The semiconductor device of the present invention shown in FIG. 1 has a deep p + layer at the periphery and a shallow p layer at the center. Thus, as shown in FIG. 8, the n − layer is thin (L A ) in the periphery and thick (L B ) in the center. Therefore, when a voltage is applied to the emitter (source) and the collector (drain), the electric field in the peripheral portion where the n − layer is thin becomes easy to be avalanche. Once avalanche, hall in the periphery
Figure kpo00024
And electronic
Figure kpo00025
Happens, hall
Figure kpo00026
Is the emitter (source), the electron
Figure kpo00027
Flows into the collector (drain), and a large current is generated. This hall
Figure kpo00028
If there are parasitic thyristors (for IGBTs) or parasitic transistors (power-MOS FETs) in the path through which they operate, they will operate and destroy the device. However, in the present invention, since there is no N + layer forming a parasitic element in its path, it has a feature of having a very large avalanche resistance.

즉, 깊은 P+층에서 애벌란시 하는 영역을 규정하고 있고, P층과 P+층을 접속함으로써 애벌란시 되었을때의 전류의 경로를 규정하고 있고, 또 그 경로상의 기생소자를 제거하고 있기 때문에 큰 애벌란시 내량을 달성할 수가 있다. 특히 IGBT에서는 애벌란시시에 생긴 전자

Figure kpo00029
가 P+기판으로부터 홀
Figure kpo00030
를 주입시켜 더욱 홀
Figure kpo00031
를 증가시키므로 파괴내량을 저하시키기 쉬우므로, 본 발명의 효과가 크다.In other words, it defines a region of avalanche in the deep P + layer, defines a path of current when avalanche is connected by connecting the P layer and the P + layer, and removes parasitic elements on the path. Avalanche tolerance can be achieved. Especially in IGBTs, electrons in avalanche
Figure kpo00029
Hole from P + substrate
Figure kpo00030
More holes
Figure kpo00031
Since it is easy to lower the fracture resistance by increasing the, the effect of the present invention is great.

제1a에 도시된 본 발명을 사용한 IGBT에서는 종래의 IGBT에 비교하여 턴오프시의 최대 전류치가 약 1자리수가 증가했다. 또, 애벌란시 항복시의 최대 전류가 약 20배 이상 증가했다.In the IGBT using the present invention shown in 1a, the maximum current value at turn-off is increased by about one digit compared to the conventional IGBT. In addition, the maximum current at the time of avalanche yield increased by about 20 times or more.

제2도는 본 발명의 다른 실시예를 나타낸 것이고, P층(13)이 다른쪽의 주표면에 있어서 구형(矩形)형상을 가지고, 이에 따라 p층(13)내에 형성되는 n+층(14)이 구형상으로 되어 있는 점이 제1도에 나타낸 실시예와는 다르다. 이 실시예에 있어서도, 병설된 p층(13)의 최외주측에 있어서 주변 p층(15)에 접하고 있는 p층(13)내에 형성되는 n+층(14)은 제2의 주전극(3)과 p층(13)과의 접촉개소 보다 주변 p층(15)으로부터 멀리에 위치하도록 설치되어 있어, 제1도의 실시예와 동등한 효과를 나타낼 수가 있다.2 shows another embodiment of the present invention, in which the P layer 13 has a spherical shape on the other main surface, and thus the n + layer 14 formed in the p layer 13. This spherical shape is different from the embodiment shown in FIG. Also in this embodiment, the n + layer 14 formed in the p layer 13 which is in contact with the peripheral p layer 15 on the outermost circumferential side of the p layer 13 that is provided is the second main electrode 3. ) And the p-layer 13 are located farther from the peripheral p-layer 15 than the contact point between the p-layer 13 and the same effect as the embodiment of FIG.

제3도는 본 발명의 또 다른 실시예를 나타낸 것으로, 제1도에 나타낸 실시예와는 최외측에 위치하는 n+층(14)의 외주측에 있어서의 제2의 주전극(3)과 p층(13)및 주변 p층(15)과의 접촉 면적을 크게한 점에서 다르다. 제1도의 실시예에서는 제2의 주전극(3)과 p층(13)과의 접촉 면적이 다른쪽의 주표면(102)전면에 있어서 대략 같게 되어 있다. 이 때문에 최외주측에 위치하는 n+층(14)의 외주측에 있어서의 제2의 주전극(3)과 p층(13)과의 접촉저항(Rc)이 크고, 턴오프시의 홀전류 및 방전전류에 의한 전압강하가 커져서, 기생 다이리스터 또는 기생 트랜지스터가 동작하는 불편이 생길 염려가 있다.FIG. 3 shows another embodiment of the present invention, in which the second main electrode 3 and p on the outer circumferential side of the n + layer 14 located on the outermost side with the embodiment shown in FIG. It differs in that the contact area with the layer 13 and the surrounding p layer 15 was enlarged. In the embodiment of FIG. 1, the contact area between the second main electrode 3 and the p layer 13 is approximately the same on the front surface of the other main surface 102. For this reason, the contact resistance R c of the 2nd main electrode 3 and the p layer 13 in the outer peripheral side of the n + layer 14 located in the outermost peripheral side is large, and the hole at the time of turn-off is large. The voltage drop caused by the current and the discharge current increases, which may cause inconvenience of the parasitic thyristors or the parasitic transistors to operate.

이 실시예에 있어서는 제2의 주전극(3)과 p층(13)및 주변 p층(15)과의 접촉 면적을 크게하여 접촉저항(Rc)을 작게하고 있기 때문에, 제1도에서 염려되는 불편은 제거할 수가 있다. 여러가지의 실험결과, 접촉저항(Rc)에 의한 턴오프시의 전압강하는 0.1V이하로 하는 것이 바람직하다는 것이 확인되었다.In this embodiment, since the contact area between the second main electrode 3, the p layer 13, and the peripheral p layer 15 is increased, the contact resistance R c is reduced. Discomfort can be eliminated. As a result of various experiments, it was confirmed that the voltage drop at turn-off due to the contact resistance R c is preferably 0.1 V or less.

또, 이 실시예에 의하면 접촉저항(Rc)이 적기 때문에 온 상태에서 n-층(12)에 주입된 홀이나 충전전하를 신속하게 제2의 주전극(3)으로 빼낼 수가 있어, 제1도의 실시예에 비교하여 고속 턴오프도 가능하게 된다는 이점도 있다. 또한, 제3도의 실시예에 있어서의 p층(13)및 n+층(14)은, 제1b도 및 제2도에 나타낸 바와 같이 형성할 수가 있다.In addition, according to this embodiment, since the contact resistance R c is small, the hole or the charge charge injected into the n − layer 12 in the on state can be quickly taken out to the second main electrode 3, and thus the first Compared with the embodiment of the present invention, there is also an advantage that a high speed turn-off is also possible. In addition, the p layer 13 and the n + layer 14 in the Example of FIG. 3 can be formed as shown to FIG. 1B and FIG.

제4도는 본 발명의 다른 실시예를 나타낸 것으로, 제1도에 나타낸 실시예와는 최외주측에 위치하여 주변 P층(15)과 접하는 P층(13)내에는 n+층(14)을 형성하지 않고 1개 내측의 P층(13)내에 n+층(14)을 형성한 점이 서로 다르다. 이 실시예에 있어서도 그 P층(13)내에 있어서의 제2의 주전극(3)과 p층(13)과의 접촉개소가 n+층(14)보다 주변 p층(15)에 근접하도록 구성되어 있다. 이 구성에 의하면 턴오프시에 주로 홀전류 및 충전전류의 통로가 되는 최근주측의 p층(13)및 주변 p층(15)과 제2의 주전극(3)과의 접촉개소로부터 n+층(14)을 떨어뜨려 설치하고 있기 때문에, 제1도 내지 제3도의 실시예에 비교하여 기생 다이리스터 또는 기생트랜지스터 효과를 더욱 확실하게 제거할 수가 있다. 이 실시예에 있어서의 p층(13)및 n+층(14)은 제1b도 및 제2도에 나타낸 바와 같이 형성할 수가 있다.4 illustrates another embodiment of the present invention, in which the n + layer 14 is disposed in the P layer 13 positioned on the outermost circumferential side and in contact with the peripheral P layer 15. The point where n + layer 14 was formed in one inner P layer 13 without forming is different. Also in this embodiment, the contact point between the second main electrode 3 and the p layer 13 in the P layer 13 is closer to the peripheral p layer 15 than the n + layer 14. It is. According to this configuration, the n + layer is formed from the contact point between the p layer 13 and the peripheral p layer 15 and the second main electrode 3 on the most circumferential side, which are mainly the passages of the hole current and the charge current at the time of turn-off. Since (14) is provided apart from each other, the parasitic thyristor or parasitic transistor effect can be more reliably removed as compared with the embodiment shown in FIGS. The p layer 13 and the n + layer 14 in this embodiment can be formed as shown in FIGS. 1B and 2.

이상은 본 발명의 대표적인 실시예를 예를 들어 설명하였으나, 본 발명은 이에 한정되지 않고 여러가지의 변형이 가능하다.As mentioned above, although the typical Example of this invention was described, the present invention is not limited to this, A various deformation | transformation is possible.

게이트전극의 측벽에 n형 불순물을 포함하는 부재, 예를 들면 PSG (Phosphosilicate glass)를 형성하고, 이 PSG중의 인원소를 실리콘 중으로 확산시켜, n+층을 형성하는 방법이 미국 일련번호 No. 233,007에 제안되어 있다.A method of forming a member containing n-type impurities, for example, phosphosilicate glass (PSG) on the sidewall of the gate electrode, and diffusing phosphorus in the PSG into silicon to form an n + layer is described in US Serial No. Proposed at 233,007.

본 발명의 반도체 장치의 제조방법의 일예로서, 게이트 전극 측벽에 존재하는 부재로부터 n형 불순물을 확산시켜 본 발명의 반도체 장치를 제조하는 방법을 설명한다.As an example of the manufacturing method of the semiconductor device of the present invention, a method of manufacturing the semiconductor device of the present invention by diffusing n-type impurities from a member present on the sidewall of the gate electrode will be described.

제9도는 본 방법에 의하여 제조한 본 발명의 반도체 장치의 일예를 나타낸다. 제9도의 반도체 장치는 게이트 전극(4)의 측벽에 n형 불순물을 포함하는 부재(80)가 형성되어 있다. 부재(80)는 예를 들면 PSG에 의하여 형성된다. 제9도의 반도체 장치의 주변영역

Figure kpo00032
에 있어서 n형 불순물을 포함하는 부재(80)와 실리콘의 사이에 절연막(50)이 형성된다. 상기 절연막(50)이 n형 불순물의 확산을 저지하기 때문에 주변영역
Figure kpo00033
에는 n+층(14)이 형성되지 않는다. 상기 절연막(50)에 의하여 본 발명의 반도체 장치의 특징적인 구조가 실현된다. 상기 절연막(50)은 예를 들면 SiO2에 의하여 형성된다.9 shows an example of the semiconductor device of the present invention manufactured by the present method. In the semiconductor device of FIG. 9, a member 80 containing n-type impurities is formed on the sidewall of the gate electrode 4. The member 80 is formed by PSG, for example. Peripheral region of the semiconductor device of FIG.
Figure kpo00032
The insulating film 50 is formed between the member 80 containing n-type impurities and silicon. Since the insulating film 50 prevents the diffusion of n-type impurities, a peripheral region
Figure kpo00033
N + layer 14 is not formed. By the insulating film 50, the characteristic structure of the semiconductor device of the present invention is realized. The insulating film 50 is formed of SiO 2 , for example.

다음에 제10a도 내지 제10f도에 따라 본 발명의 반도체 장치의 제조방법의 일예에 대하여 설명한다.Next, an example of the manufacturing method of the semiconductor device of the present invention will be described with reference to FIGS. 10A to 10F.

(1) 먼저 P+층(15)을 확산에 의하여 형성한 다음에, 절연막(7)이 형성된다(제10a도).(1) First, the P + layer 15 is formed by diffusion, and then the insulating film 7 is formed (FIG. 10A).

(2) 산화막(5, 50)이 형성된 후에, 게이트전극(예를 들면 다결정 실리콘) (4,6), 절연막(예를 들면 SiO2) (9)이 순차 적층된다. 다음에 절연막(9)및 게이트 전극(4,6)의 소정의 부분이 예를 들면 이방성 드라이에칭에 의하여 제거된다. 이어서 p형 불순물(예를 들면

Figure kpo00034
(붕소))을 이온 주입하고, 확산시킴으로써 p층(13)이 형성된다. (제10도).(2) After the oxide films 5 and 50 are formed, gate electrodes (for example, polycrystalline silicon) 4 and 6 and insulating films (for example, SiO 2 ) 9 are sequentially stacked. Next, predetermined portions of the insulating film 9 and the gate electrodes 4 and 6 are removed by, for example, anisotropic dry etching. P-type impurities (e.g.
Figure kpo00034
(Boron) is implanted and diffused to form the p layer 13. (Figure 10).

(3) 게이트전극(4)의 측면에 따라 산화막(5)이 제거된다. 단 주변영역(

Figure kpo00035
)에서는 산화막(51)이 제거되지 않고 남겨진다. (제10c도).(3) The oxide film 5 is removed along the side of the gate electrode 4. Peripheral area (
Figure kpo00035
), The oxide film 51 is left without being removed. (Figure 10c).

(4) n형 불순물을 포함하는 부재 예를 들면 PSG(80)가 전면에 퇴적된다(제10d도).(4) A member including n-type impurities, for example, PSG 80 is deposited on the entire surface (Fig. 10D).

(5) 예를 들면 이방성 드라이 에칭 기술에 의하여, 게이트전극(4,6)의 측면에 PSG의 측벽(80)이 형성된다(제10e도).(5) For example, sidewalls 80 of the PSG are formed on the side surfaces of the gate electrodes 4 and 6 by anisotropic dry etching techniques (Fig. 10E).

(6) 그 다음에, 열처리를 함으로써, PSG(80)중의 P(인)가 p층(13)중에 확산되어 n+층(14)이 형성된다. 여기서 주변영역

Figure kpo00036
에 있어서는 PSG 막(80)의 하부에 산화막(50)이 남겨져 존재하기 때문에, P(인)의 확산이 저지되어 n+층(14)이 형성되는 일이 없다(제10f도).(6) Then, by heat treatment, P (phosphorus) in the PSG 80 is diffused in the p layer 13 to form an n + layer 14. Peripheral area
Figure kpo00036
In this case, since the oxide film 50 remains in the lower portion of the PSG film 80, the diffusion of P (phosphorus) is prevented and the n + layer 14 is not formed (FIG. 10f).

또, 본 발명의 반도체장치 제조방법의 다른 실시예에 있어서, n-기판을 준비하고, n-기판의 한쪽면으로부터 p형 불순물을 확산시켜 p+층(11) 또는 n+층(11)을 형성하고, 다른쪽면으로부터 p형 불순물 및 n형 불순물을 순차 확산하여 p층(13, 15)및 n+층(14)을 형성함으로써 본 발명의 반도체장치를 제조할 수가 있다. 물론 확산 대신 이온주입을 사용해도 좋다.In another embodiment of the method of manufacturing a semiconductor device of the present invention, an n − substrate is prepared, and a p + layer 11 or an n + layer 11 is formed by diffusing p type impurities from one side of the n − substrate. The semiconductor device of the present invention can be manufactured by forming the p layers 13 and 15 and the n + layer 14 by sequentially diffusing p-type impurities and n-type impurities from the other side. Of course, ion implantation may be used instead of diffusion.

근년 IGBT 등의 고출력화를 도모하기 위하여, IGBT의 유닛셀의 크기 Lc(Lc : 제9도 참조)를 미세화하는 것이 동향이 되고 있다. 즉 Lc를 작게 함으로써, 단위 면적당에 집적화할 수 있는 셀 수를 증가하고, 그에 의하여 출력 전류밀도의 증가를 도모하고 있다. 제9도의 반도체장치에 있어서는 PSG 측벽(80)을 사용하여, 전극(3)과 전극(4)을 절연 분리할 수가 있다. 또, 제9도의 반도체장치에 있어서는 p층(13), n+층(14), 절연물(80), 전극의 접속홀이 모두 게이트전극(4)의 측벽에 따라 자기 정합으로 형성된다. 따라서 본 발명의 제조방법을 사용함으로써 IGBT의 유닛셀의 크기를 축소할 수가 있게 된다.In recent years, in order to increase the output of IGBTs and the like, miniaturization of the size Lc (Lc: FIG. 9) of the unit cell of the IGBT has become a trend. That is, by making Lc small, the number of cells which can be integrated per unit area is increased, thereby increasing the output current density. In the semiconductor device of FIG. 9, the PSG sidewalls 80 can be used to isolate and separate the electrodes 3 and 4. In the semiconductor device of FIG. 9, the p layer 13, the n + layer 14, the insulator 80, and the connection holes of the electrodes are all formed by self-alignment along the sidewalls of the gate electrode 4. As shown in FIG. Therefore, the size of the unit cell of the IGBT can be reduced by using the manufacturing method of the present invention.

제9도에 도시된 본 발명의 반도체 장치는 종래의 반도체 장치에 비교하여, 턴오프 전류치에서 20배 이상, 애벌란시 전류치에서 50배 이상의 증가를 실현했다.The semiconductor device of the present invention shown in FIG. 9 realizes an increase of 20 times or more in the turn-off current value and 50 times or more in the avalanche current value as compared with the conventional semiconductor device.

제11도에, 본 발명의 반도체장치의 다른 실시예의 일부분을 나타낸다.11 shows a part of another embodiment of the semiconductor device of the present invention.

게이트 전극의 측면에 절연막(25) (예를 들면 SiO2, SiN)을 설치하고, 다시 그 측면에 한쪽 도전형의 불순물을 포함하는 부재(26)를 형성한다. 부재(26)는 절연물인 PSG이더라도 좋고, 또 도전성의 폴리실리콘이더라도 좋다. 이 부재(26)는 절연물(25)로 확실하게 절연되어 있다. 또, 도전성의 부재(26)를 사용하면, n+소오스층(15)의 인출 전극으로서 부재(26)를 사용할 수가 있어, n+소오스층(15)과 소오스전극(3)의 접촉 면적을 넓게 취할 수가 있어, 접촉저항을 낮출 수가 있다.Installing on the side of the gate electrode insulating film 25 (e.g. SiO 2, SiN), and forms a member 26 containing the impurity of one conductivity type on its back side. The member 26 may be PSG, which is an insulator, or may be conductive polysilicon. This member 26 is insulated by the insulator 25 reliably. In addition, the use of the member 26 of a conductive, n + as a leading electrode of the source layer 15, you can use the members 26, n + wider the contact area between the source layer 15 and the source electrode (3) Can be taken, and the contact resistance can be lowered.

이상, 본 발명을 기판상에 N-PN+층을 형성한 경우에 대하여 설명했으나, 본 발명은 기판상에 P-NP+층을 형성한 경우에도 마찬가지로 적용된다.As mentioned above, although the case where the N - PN + layer was formed on the board | substrate was demonstrated, this invention is similarly applied also when the P - NP + layer is formed on a board | substrate.

Claims (17)

두개의 주표면을 갖는 반도체장치에 있어서, 상기 두개의 주표면중 하나의 주표면을 형성하며, 제1주전극이 상기 하나의 주표면상이 형성되어 있는 제1 또는 제2도전형의 p+ 또는 n+ 기판영역(11)과; 상기 p+ 또는 n+ 기판영역(11)상에 형성되며 상기 두개의 주표면중 다른 하나의 주표면을 형성하는 제1도전형의 n-층(12)과; 상기 다른 하나의 주표면에 노출되는 제2도전형의 복수의 p형층(13)과, 상기 p형층(13)들은 그 종축들이 서로 평행하도록 나란히 배열되어 있으며, 상기 p형층(13)들은 각각 상기 복수의 p형층(13)의 단부에 위치되는 한쌍의 종단 p형층(13)들을 포함하여 상기 종단 p형층(13)들중 하나는 상기 다른 하나의 주표면의 일 주변 영역에 인접하는 한편 상기 종단 p형층(13)들중 나머지 하나는 다른 하나의 주표면의 다른 주변에 인접하게 하고, 상기 p형층(13)들은 상기 한 쌍의 종단 p형층(13)들 사이에 위치되는 복수의 내부 p형층(13)을 포함하고; 상기 p형층(13)들중 인접한 것들 사이에 위치된 상기 다른 하나의 주표면 및 상기 n-층(12)과, 상기 p형층(13)들중의 상기 인접한 것들의 일부상에서 각각 절연막이 삽입되어 형성되어 있는 복수의 절연게이트 전극과; 상기 다른 하나의 주표면으로부터 상기 p형층(13)들로 연장되어 있는 제1도전형의 n+층(14)들과, 상기 n+층(14)들의 일부는 상기 절연게이트 전극들중 하나의 일 단부 아래에 위치하도록 각각 형성되어 있고, 상기 n+층(14)들은 한 쌍의 종단 p형층(13)내에 각각 형성되는 한 쌍의 종단 n+층(14)들을 포함하고; 상기 p형층(13)들의 주변측에 인접하게 위치되는 제2도전형의 p형층(15)과, 상기 주변측들은 상기 종단 p형층(13)들의 종축들에 평행하게 되고, 상기 p형층(15)은 상기 모든 p형층(13)들보다 깊은 상기 n-층(12)으로 연장되어 형성되고; 상기 다른 하나의 주표면에서 저 저항값을 갖는 상기 p형층(13)들과 상기 n+층(14)들에 접촉하는 제2 주전극과, 상기 제2주전극을 상기 p형층(15)에 전기적으로 접속하는 접속수단을 포함하며; 상기 p형층(15)에 인접한 상기 종단 p형층(13)들내에서, 상기 제2 주전극과 상기 각 종단 p형층(13)들 사이의 접촉부가 상기 제2 주전극과 상기 각 종단 n+층(14) 사이의 접촉부에 관하여 주변측에 위치되는 것을 특징으로 하는 반도체장치.A semiconductor device having two main surfaces, wherein one of the two main surfaces forms one main surface, and a first or second conductive type p + or n + having a first main electrode formed thereon. A substrate region 11; A first conductive n-layer (12) formed on the p + or n + substrate region (11) and forming another major surface of the two major surfaces; The plurality of p-type layers 13 of the second conductivity type exposed to the other main surface and the p-type layers 13 are arranged side by side such that their longitudinal axes are parallel to each other, and the p-type layers 13 are each One of the terminal p-type layers 13, including a pair of terminal p-type layers 13 positioned at the ends of the plurality of p-type layers 13, is adjacent to one peripheral region of the other major surface while the terminal The other one of the p-type layers 13 is adjacent to the other periphery of the other main surface, and the p-type layers 13 are a plurality of internal p-type layers positioned between the pair of terminal p-type layers 13. (13); An insulating film is inserted on each of the other main surface and the n-layer 12 positioned between adjacent ones of the p-type layers 13 and on a portion of the adjacent ones of the p-type layers 13, respectively. A plurality of insulated gate electrodes formed; N + layers 14 of the first conductivity type extending from the other main surface to the p-type layers 13 and some of the n + layers 14 are at one end of one of the insulated gate electrodes. Each of the n + layers 14 includes a pair of terminal n + layers 14 respectively formed in the pair of terminal p-type layers 13; The p-type layer 15 of the second conductivity type positioned adjacent to the peripheral side of the p-type layers 13, and the peripheral sides are parallel to the longitudinal axes of the terminal p-type layers 13, and the p-type layer 15 ) Is formed extending into the n-layer (12) deeper than all the p-type layers (13); A second main electrode contacting the p-type layers 13 and the n + layers 14 having a low resistance value on the other main surface, and the second main electrode is electrically connected to the p-type layer 15. Connection means for connecting; In the terminal p-type layers 13 adjacent to the p-type layer 15, a contact portion between the second main electrode and each terminal p-type layer 13 is formed in the second main electrode and each terminal n + layer 14. And a peripheral portion with respect to the contact portion between the semiconductor elements. 제1항에 있어서, 상기 다른 하나의 주표면에 노출되는 상기 p형층(13)들의 일부는 일방향으로 연장되는 스트라이프형인 것을 특징으로 하는 반도체장치.A semiconductor device according to claim 1, wherein a part of said p-type layers (13) exposed on said other main surface is stripe-shaped extending in one direction. 제1항에 있어서, 상기 다른 하나의 주표면에 노출되는 상기 p형층(13)들 및 상기 p+층(14)들의 일부는 일 방향으로 연장되는 스트라이프형인 것을 특징으로 하는 반도체 장치.2. The semiconductor device according to claim 1, wherein the p-type layers (13) and portions of the p + layers (14) exposed on the other main surface are stripe-shaped extending in one direction. 제1항에 있어서, 상기 다른 하나의 주표면에 노출되는 상기 p형층(13)들의 일부는 아일랜드형을 이루고, 상기 다른 하나의 주표면에 노출되는 상기 n+층(14)들의 일부는 환상형을 이루는 것을 특징으로 하는 반도체장치.2. A portion of the p-type layer (13) exposed to the other major surface is island-shaped, and some of the n + layers (14) exposed to the other major surface are annular. A semiconductor device, characterized in that. 제4항에 있어서, 상기 p형층(13)들은 각각 국부적으로 연속하여 형성되는 것을 특징으로 하는 반도체장치.5. A semiconductor device according to claim 4, wherein the p-type layers (13) are each formed locally in succession. 두개의 주표면을 갖는 반도체장치에 있어서, 상기 두개의 주표면중 하나의 주표면을 형성하며, 제1주전극이 상기 하나의 주표면상에 형성되어 있는 제1 또는 제2 도전형의 p+ 또는 n+ 기판영역(11)과; 상기 p+ 또는 n+ 기판영역(11) 상에 형성되여 상기 두개의 주표면중 다른 하나의 주표면을 형성하는 제1도전형의 n-층(12)과; 상기 다른 하나의 주표면에 노출되는 제2도전형의 복수의 p형층(13)과, 상기 p형층(13)들은 그 종축들이 서로 평행하도록 나란히 배열되어 으며, 상기 p형층(13)들은 각각 상기 복수의 p형층(13)의 단부에 위치되는 한 쌍의 종단 p형층(13)들을 포함하여 상기 종단 p형층(13)들중 하나는 상기 다른 하나의 주표면의 일 주변 영역에 인접하는 한편 상기 종단 p형층(13)들중 나머지 하나는 다른 하나의 주표면의 다른 주변에 인접하게 하고, 상기 p형층(13)들은 상기 한 쌍의 종단 p형층(13)들 사이에 위치되는 복수의 내부 p형층(13)을 포함하고; 상기 p형층(13)들중 인접한 것들 사이에 위치된 상기 다른 하나의 주표면 및 상기 n-층(12)과, 상기 p형층(13)들중의 상기 인접한 것들의 일부 상에서 각각 절연막이 삽입되어 형성되어 있는 복수의 절연게이트 전극과; 상기 다른 하나의 주표면으로부터 상기 p형층(13)들로 연장되어 있는 제1도전형의 n+층(14)들과, 상기 n+층(14)들의 일부는 상기 절연게이트 전극들중 하나의 일 단부 아래에 위치하도록 각각 형성되어 있고, 상기 n+층(14)들은 한 쌍의 종단 p형층(13)내에 각각 형성되는 한 쌍의 종단 n+층(14)들을 포함하고; 상기 종단 p형층(13)들은 각 주변측들에 인접하게 위치되는 제2도전형의 p형층(15)과, 상기 주변측들은 상기 종단 p형층(13)들의 종축들에 평행하게 되고, 상기 p형층(15)은 상기 모든 p형층(13)들 보다 깊은 상기 n-층(12)으로 연장되어 형성되고; 상기 다른 하나의 주표면에서 저 저항값을 갖는 상기 p형층(13)들과 상기 n+층(14)들에 접촉하는 제2 주전극을 포함하며; 상기 p형층(15)에 인접한 상기 종단 p형층(13)들내에서, 상기 제2 주전극과 상기 종단 p형층(13)들사이의 접촉부가 상기 제2주전극과 상기 각 종단 n+층(14) 사이의 접촉부에 관하여 주변측에 위치되는 것을 특징으로 하는 반도체장치.A semiconductor device having two main surfaces, the first or second conductive type p + having one main surface formed on one of the two main surfaces, and having a first main electrode formed thereon; an n + substrate region 11; A first conductive n-layer (12) formed on said p + or n + substrate region (11) to form another major surface of said two major surfaces; The plurality of p-type layers 13 of the second conductive type exposed on the other main surface and the p-type layers 13 are arranged side by side such that their longitudinal axes are parallel to each other, and the p-type layers 13 are each One of the terminal p-types 13, including a pair of terminal p-types 13 positioned at the ends of the plurality of p-types 13, is adjacent to one peripheral region of the other main surface while the The other one of the terminal p-type layers 13 is adjacent to the other periphery of the other main surface, and the p-type layers 13 are located between a plurality of internal p-type layers 13. A mold layer 13; An insulating film is inserted on each of the other main surface and the n-layer 12 positioned between adjacent ones of the p-type layers 13 and on a portion of the adjacent ones of the p-type layers 13, respectively. A plurality of insulated gate electrodes formed; N + layers 14 of the first conductivity type extending from the other main surface to the p-type layers 13 and some of the n + layers 14 are at one end of one of the insulated gate electrodes. Each of the n + layers 14 includes a pair of terminal n + layers 14 respectively formed in the pair of terminal p-type layers 13; The terminal p-type layers 13 are p-type layer 15 of the second conductivity type positioned adjacent to each peripheral side, and the peripheral sides are parallel to the longitudinal axes of the terminal p-type layers 13, and the p A mold layer (15) is formed extending into the n-layer (12) deeper than all the p-type layers (13); A second main electrode in contact with the p-type layers (13) and the n + layers (14) having a low resistance value on the other main surface; In the terminal p-type layers 13 adjacent to the p-type layer 15, a contact portion between the second main electrode and the terminal p-type layer 13 is formed in the second main electrode and the respective terminal n + layers 14. A semiconductor device, characterized in that located on the peripheral side with respect to the contact portion therebetween. 제6항에 있어서, 상기 다른 하나의 주표면에 노출되는 상기 p형층(13)들의 일부는 일방향으로 연장되는 스트라이프형인 것을 특징으로 하는 반도체장치.7. A semiconductor device according to claim 6, wherein some of said p-type layers (13) exposed on said other main surface are stripe-shaped extending in one direction. 제6항에 있어서, 상기 다른 하나의 주표면에 노출되는 상기 p형층(13)들 및 상기 n+층(14)들의 일부는 일 방향으로 연장되는 스트라이프형인 것을 특징으로 하는 반도체장치.7. A semiconductor device according to claim 6, wherein some of said p-type layers (13) and said n < + > layers (14) exposed on said other major surface are stripe-shaped extending in one direction. 제6항에 있어서, 상기 다른 하나의 주표면에 노출되는 상기 p형층(13)들의 일부는 아일랜드형을 이루고, 상기 다른 주표면에 노출되는 상기 n+층(14)들의 일부는 환상형을 이루는 것을 특징으로 하는 반도체장치.7. The method of claim 6, wherein some of the p-type layers 13 exposed to the other major surface form an island, and some of the n + layers 14 exposed to the other major surface form an annular shape. A semiconductor device characterized by the above-mentioned. 제6항에 있어서, 상기 p형층(15)에 인접한 상기 종단 p형층(13)들에 저 저항값으로 접촉하는 상기 제2 주전극은 상기 p형층(15)을 넘어서 연장되는 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 6, wherein the second main electrode contacting the terminal p-type layers 13 adjacent to the p-type layer with low resistance extends beyond the p-type layer 15. Device. 제6항에 있어서, 상기 p형층(13)들은 각각 국부적으로 연속하여 형성되는 것을 특징으로 하는 반도체장치.7. A semiconductor device according to claim 6, wherein the p-type layers (13) are each formed locally in succession. 두개의 주표면을 갖는 반도체장치에 있어서, 상기 두개의 주표면중 하나의 주표면을 형성하며, 제1주전극이 상기 하나의 주표면상에 형성되어 있는 제1 또는 제2도전형의 p+ 또는 n+ 기판영역(11)과; 상기 p+ 또는 n+ 기판영역(11)상에 형성되며 상기 두개의 주표면중 다른 하나의 주표면을 형성하는 제1도전형의 n-층(12)과; 상기 다른 하나의 주표면에 노출되는 제2도전형의 복수의 p형층(13)과, 상기 p형층(13)들은 그 종축들이 서로 평행하도록 나란히 배열되어 있으며, 상기 p형층(13)들은 각각 상기 복수의 p형층(13)의 단부에 위치되는 한 쌍의 종단 p형층(13)들을 포함하여 상기 종단 p형층(13)들중 하나는 상기 반도체 영역의 일 주변 영역에 인접하는 한편 상기 종단 p형층(13)들중 나머지 하나는 상기 다른 하나의 주표면의 다른 주변영역에 인접하게 하고, 상기 p형층(13)들은 상기 한 쌍의 종단 p형층(13)들 사이에 위치되는 복수의 내부 p형층(13)을 포함하고; 상기 p형층(13)들중 인접한 것들 사이에 위치된 상기 다른 하나의 주표면 및 상기 n-층(12)과 상기 p형층(13)들중의 상기 인접한 것들의 일부 상에 각각 절연막이 삽입되어 형성되어 있는 복수의 절연게이트 전극과; 상기 다른 하나의 주표면으로부터 상기 p형층(13)들로 연장되어 있는 제1도전형의 n+층(14)들과, 상기 n+층(14)들 각각의 일부가 상기 절연게이트 전극들중 하나의 일 단부 아래에 위치하도록 각각 형성되어 있고, 상기 n+층(14)들은 한 쌍의 종단 p형층(13)내에 각각 형성되는 한 쌍의 종단 n+층(14)들을 포함하고; 상기 종단 p형층(13)에 인접하고, 상기 종단 n+층(14)에 인접하는 상기 제2도전형의 p형층(15)과, 상기 p형층(15)은 상기 모든 p형층(13)들보다 깊은 상기 n-층(12)으로 연장하여 형성되고; 제2주전극들과, 상기 다른 하나의 주표면의 주변영역이외의 영역에서 상기 제2주전극들중의 한 전극은 상기 다른 하나의 주표면에서 저 저항값으로 적어도 하나의 상기 종단 n+층(14)과 상기 p형층(15)에 접촉하고, 다른 전극은 상기 다른 하나의 주표면에서 저 저항값으로 p형층(13)들및 n+층(14)들에 접촉하는 것을 포함하며; 상기 제2주전극들중 적어도 하나에 관하여, 상기 제2주전극과 상기 p형층(15) 사이의 접촉부가 상기 제2주전극과 상기 p형층(15)에 인접한 상기 각 종단 n+층(14) 사이의 접촉부에 관하여 주변측에 위치되는 것을 특징으로 하는 반도체장치.A semiconductor device having two main surfaces, the first or second conductive type p + having one main surface formed on one of the two main surfaces, and having a first main electrode formed thereon; an n + substrate region 11; A first conductive n-layer (12) formed on the p + or n + substrate region (11) and forming another major surface of the two major surfaces; The plurality of p-type layers 13 of the second conductivity type exposed to the other main surface and the p-type layers 13 are arranged side by side such that their longitudinal axes are parallel to each other, and the p-type layers 13 are each One of the terminal p-type layers 13 includes a pair of terminal p-type layers 13 positioned at the ends of the plurality of p-type layers 13 adjacent one peripheral region of the semiconductor region while the terminal p-type layer The other one of the 13 is adjacent to the other peripheral region of the other main surface, and the p-type layers 13 are a plurality of internal p-type layers positioned between the pair of terminal p-type layers 13. (13); Insulating films are respectively inserted on the other major surface located between adjacent ones of the p-type layers 13 and on portions of the n-layer 12 and the adjacent ones of the p-type layers 13, respectively. A plurality of insulated gate electrodes formed; N + layers 14 of the first conductivity type extending from the other main surface to the p-type layers 13 and a portion of each of the n + layers 14 are formed of one of the insulating gate electrodes. Each of which is formed so as to be positioned below one end, the n + layers 14 include a pair of terminal n + layers 14 respectively formed in the pair of terminal p-type layers 13; The p-type layer 15 of the second conductive type adjacent to the terminal p-type layer 13 and adjacent to the terminal n + layer 14 and the p-type layer 15 are less than all of the p-type layers 13. Extend deep into the n-layer 12; One of the second main electrodes and one of the second main electrodes in a region other than the peripheral region of the other main surface may have at least one terminal n + layer having a low resistance value on the other main surface. 14) and the p-type layer (15), and the other electrode includes contacting the p-type layers (13) and the n + layers (14) with a low resistance value at the other main surface; Regarding at least one of the second main electrodes, a contact portion between the second main electrode and the p-type layer 15 is adjacent to each of the terminal n + layers 14 adjacent to the second main electrode and the p-type layer 15. A semiconductor device, characterized in that located on the peripheral side with respect to the contact portion therebetween. 제12항에 있어서, 상기 다른 하나의 주표면에 노출되는 상기 p형층(13)들의 일부는 일방향으로 연장되는 스트라이프형인 것을 특징으로 하는 반도체장치.13. The semiconductor device according to claim 12, wherein a part of said p-type layers (13) exposed to said other main surface is a stripe type extending in one direction. 제12항에 있어서, 상기 다른 하나의 주표면에 노출되는 상기 p형층(13)들 및 상기 n+층(14)들의 일부는 일 방향으로 연장되는 스트라이프형인 것을 특징으로 하는 반도체장치.13. The semiconductor device according to claim 12, wherein the p-type layers (13) and the portion of the n + layer (14) exposed on the other main surface are stripe-shaped extending in one direction. 제12항에 있어서, 상기 다른 하나의 주표면에 노출되는 상기 p형층(13)들의 일부는 아일랜드형을 이루고, 상기 다른 하나의 주표면에 노출되는 상기 n+층(14)들의 일부는 환상형을 이루는 것을 특징으로 하는 반도체장치.13. The method of claim 12, wherein some of the p-type layers 13 exposed to the other major surface form an island, and some of the n + layers 14 exposed to the other major surface are annular. A semiconductor device, characterized in that. 제12항에 있어서, 상기 p형층(13)들은 각각 국부적으로 연속하여 형성되는 것을 특징으로 하는 반도체장치.13. A semiconductor device according to claim 12, wherein the p-type layers (13) are each formed locally in succession. 반도체장치 제조방법에 있어서, p+ 또는 n+ 기판영역(11)상에 제1도전형의 반도체층을 형성하는 단계와; 상기 반도체층의 반도체 장치의 주변영역과 대응하는 소정의 영역에 제2도전형이며 고불순물농도를 갖는 제1 반도체 웰영역을 형성하는 단계와; 상기 반도체층과 상기 제1반도체 웰영역의 표면에 산화막을 형성하는 단계와; 상기 산화막위에 게이트전극 및 절연막을 순차 적충하는 단계와; 상기 적층된 게이트전극 및 상기 적층된 절연막의 소정의 영역을 제거하여 접속형성용의 홀을 형성하는 단계와; 상기 접속형성용 홀에 남겨진 상기 산화막을 통하여 제2도전형의 불순물을 이온주입하고, 열처리하여, 상기 제1의 반도체 웰영역에 비교하여 웰 깊이가 얕은 제2도전형의 복수의 제2반도체 웰영역을 형성하는 단계와; 반도체장치의 주변영역과 대응하는 영역의 소정 부분을 제외하고, 상기 접속 형성용의 홀에 남겨져 있는 상기 산화막을 제거하는 단계와; 제1도전형의 불순물을 포함하는 물질층을 퇴적하고, 에칭에 의하여 상기 게이트전극의 측면에 상기 물질층의 측벽을 형성하는 단계와; 열처리에 의하여 상기 제1 도전형 불순물의 확산이 남겨져 있는 산화막에 의하여 저지되는 소정의 영역을 제외하고, 상기 층에 포함되는 제1도전형의 불순물을 상기 제2반도체 웰영역에 확산시켜, 복수의 제1도 전형의 제3반도체 웰영역을 형성하는 단계로 이루어진 반도체 장치의 제조방법.A method of manufacturing a semiconductor device, comprising: forming a first conductive semiconductor layer on a p + or n + substrate region (11); Forming a first semiconductor well region having a second conductivity type and having a high impurity concentration in a predetermined region corresponding to a peripheral region of the semiconductor device of the semiconductor layer; Forming an oxide film on surfaces of the semiconductor layer and the first semiconductor well region; Sequentially filling a gate electrode and an insulating film on the oxide film; Removing predetermined regions of the stacked gate electrodes and the stacked insulating films to form holes for connection formation; A plurality of second semiconductor wells of the second conductive type having a shallow well depth compared to the first semiconductor well region by ion implantation and heat treatment of impurities of the second conductive type through the oxide film remaining in the connection forming hole Forming a region; Removing the oxide film remaining in the hole for forming a connection, except for a predetermined portion of the region corresponding to the peripheral region of the semiconductor device; Depositing a material layer including a first conductivity type impurity and forming sidewalls of the material layer on the side of the gate electrode by etching; Except for a predetermined region prevented by the oxide film in which diffusion of the first conductivity type impurity is left by the heat treatment, the first conductivity type impurity contained in the layer is diffused into the second semiconductor well region, and a plurality of A method for manufacturing a semiconductor device, comprising forming a third semiconductor well region typical of FIG. 1.
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