KR0173415B1 - 통신시스템에서 주파수 변환을 수행하는 방법 - Google Patents

통신시스템에서 주파수 변환을 수행하는 방법 Download PDF

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안쏘니 제이. 살리 주니어.
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Abstract

본 발명은 최종 IF 주파수로부터 기저대 주파수로의 주파수 변환을 효과적으로 수행할 수 있는 장치에 관한 것이다. 카운터(401)는 배타적-OR 게이트(404) 및 멀티플렉서(406)로 전달되는 2개의 논리 신호 G1(402) 및 G2(403)를 발생시킨다. 제어 신호(411)가 디어서트되면(deasserted), 멀티플렉서(406)는 신호 G1 내지 I1 및 신호 G2 내지 I2를 통과시키고 ; 제어신호(411)가 어서트(asserted)되면, 멀티플렉서(406)는 바이너리 신호 G1 내지 I2(410) 및 신호 G2 내지 I1(407)을 통과시킨다. 유사한 방식으로, EX-OR 게이트(404)의 출력이 어서트되면 멀티플렉서(405)는 그의 입력 실수 및 허수 샘플을 스웹(swap)한다. 그외에는 그의 입력 샘플에 대한 동작을 수행하지 않는다. 신호 I1(407) 및 I2(410)는 산술 인버터(408, 409) 각각을 제어하는데 사용된다. 각 인버터에 대한 제어 신호가 어서트될 때 인버터는 산술 역 변환을 행하지만, 그외에는 동작하지 않는다.

Description

[발명의 명칭]
통신시스템에서 주파수 변환을 수행하는 방법
[발명의 상세한 설명]
[발명의 분야]
본 발명은 통신시스템에 관한 것인데, 특정하게는 이러한 통신시스템에서 주파수 변환을 하는 것에 관한 것이다.
[발명의 배경]
한 반송 주파수에서 다른 주파수로(신호 대역 폭이 반송 주파수보다 훨씬 좁음) 신호를 주파수 변환하는 것, 즉 변조는 모든 무선 수신기 및 송신기에서 명백하고도 핵심적인 부분이다. 고전적 선형 슈퍼헤테로다인 수신기 디자인에서, 변조된 무선 주파수(RF) 반송파는 언더라잉 변조(underlying modulation)(때로는 '엔벨로프(envelope)' 또는 '기저대 신호'라고 호칭)의 중심이 영-주파수(zero-frequency)가 되고(아날로그 신호인지 변조된 디지털 데이터인지에 대한) 반입된 정보가 추출될 때까지 중간 주파수(또는 IF)의 하강 시퀀스(descending sequence)을 따라 주파수 변환된다. 비슷하게, 효율적인 송신과 스펙트럼 분할을 위해서 기저대 신호는 적합한 반송 주파수로 주파수 변환되어야 하는데, 다음의 논의를 간단히 하기 위해 주파수 복조 또는 저역 변환(downconversion)만을 주로 초점을 맞추어 설명할 것이다.
최근의 주파수 변환기(또는 믹서) 회로는 더블리 밸런스드 믹서(doubly balanced mixer : DBM) 또는 '다이오드-링(diode ring)' 디자인에 기초한 것이다. 컴포넌트 다이오드 특성의 허용한도 및 컴포넌트 트랜스포머 내의 스트레이 커패시턴스와 인덕턴스로 인하여 DBM 설계에 있어서는 캐리어 피드 쓰루(즉, 로컬 발진기 포트로부터 RF 출력 포트까지의 결합) 뿐만 아니라 IF에서 RF로의 신호 경로에서 비선형 신호 왜곡에 의해 영향 받는다는 것은 공지된 사실이다. 이러한 문제들은 BPSK, QPSK, OQPSK, π/4-QPSK, M-ary PSK 등의 변조 구조를 채용한 디지털 통신 시스템의 경우에서는 더욱 복잡해진다. 상기와 같은 예에서는, 보편적으로 통과 대역 신호의 직교 복조(quadrature demodulation)는 송신에서 사용된 복소 기저대 신호를 복구해야만 한다. 직교 믹서(quadrature mixer)에서는, 아날로그 DBM의 기본적인 문제가 남는데, 진폭이 같고 위상차가 90°인 2개의 로컬 발진기 기준 주파수를 필요로 하기 때문에, 로컬 발진기의 진폭과 위상을 밸런싱해야 한다는 부가적인 문제점이 있다.
DBM내에 내재하는 문제는 이산-시간 디지털 신호 처리(discrete-time digital signal processing ; DSP) 테크닉에 의해 방지될 수 있으며, 이것은 수치제어 발진기(numerically controlled oscillator ; NCO)라고 알려진 장치의 총괄적인 등급을 향상시켰다. NCO는 보편적으로 다중 비트 위상 누산기, 단일-사중 사인 함수 룩업 테이블(single-quadrant sine function lookup table), 및 복소 디지털 승산기를 포함한다. 믹서로서 동작할 경우에, NCO는 복소 기저대 신호 x(k)를 형성하도록 통과 대역 신호y(k)를 이산-시간 복소 주파수 쉬프트 오퍼레이터를 통해서 변환시키는 기능을 하는데, 여기서 fc는 통과 대역중심 주파수이고 fs는 샘플비(sample rate)이다. NCO는 사인 룩업 테이블을 어드레스하는데 사용되는 모듈로(modulo)-2π 위상 [kΔθ]2π을 누산함으로써 상기와 같은 기능을 행한다. 최종의 복소 익스포넨셜항이 x(k)를 발생시키기 위해 통과 대역신호 샘플 y(k)에 곱해진다. Δθ는 유효 정규화 환산 주파수(effective normalized conversion frequency) fc/fs를 성립시키는 위상 스텝 사이즈(phase step size)이다.
또한 디지털 통신 수신기에서 이러한 타입의 디지털 저역 변환을 사용함으로써 제1도에 도시된 바와 같이 필요한 수의 A/D 컨버터가 (아날로그 직교 믹서에 의해 발생된 동위상 및 직교 신호에 각각 하나씩) 2개에서 1개로 감소될 수 있다. 이것은 A/D 컨버터(102) 내에서 실수값(real-valued) 통과 대역 파형(100)으로서 수신된 신호를 샘플링함으로써 실현된다. 이어서, NCO(103) 및 저역 통과 필터링(104)을 사용함으로써 디지털 샘플 스트림(digital sample stream)이 직교 성분으로 변환된다. A/D 컨버터(102)의 샘플 클럭 fs(101)는 샘플비가 변조 캐리어의 최대 주파수의 2배보다 크게 되는 나이키스트 조건을 만족시키도록 선택되어야 하는 점이다. 대안적이기는 하지만 덜 보편적인 방법은 제2도에 도시된 바와 같이 NCO 앞에 -때로는 위상 분할기로서 호칭되는- 힐베르트 필터(Hilbert filter)(201)를 사용하는 것이다. 힐베르트 필터(201)는 대응하는 연속-시간 임펄스 응답(continous-time impulse response)이 h(t)=1/πt인 디지털 임펄스 응답을 구현하는 데, 이는 필터로의 입력 신호를 힐베르트 변환하는 것과 동일하다. 제2도에는 도시된 지연(200)과 힐베르터 필터(201)의 순반응(net response)은 주파수 응답이 주파수 영역의 음의 반평면에서는 제로(0)이며 양의 반평면에서는 1이 되게 하는데, 이것은 결과적으로 통과 대역 신호가 NCO(103)에 의해 기저대로 저역 변환되기 이전에 싱글-사이드 어낼리틱 신호(single-sided analytic signal)가 되게 한다. 효율적으로 디자인하고 디지털 힐베르트 필터를 구현하기 위한 방법이 문헌에 공지되어 있다. (참조, Digital Communications, E.A.Lee, D.G.messerschmitt, Kluwer Academic, 1988, USA, pp. 240)
fs=4fc같이 최종 IF 주파수와 샘플 클럭을 선택함으로써 NCO의 구조가 대단히 단순화될 수 있다는 것은 공지된 사실이다. 이것은 A/D 샘플비에 대해서 정규화 된 통과 대역 반송 주파수의 중심이 0.25Hz에 있는 것과 동등하며 이것은 시퀀스가 주기적 시퀀스 {1+j0, 0-j1, -1+j0, 0+j1, 0-j1,...}로 변환되는 것이 가능하게 한다. 또한, 이것은 NCO가 비신호 아규먼트(non-signal argument)가 단순히 시퀀스 {1+j0, 0-j1, -1+j0, 0+j1, 0-j1,...}인 복소 승산기로 변환될 수 있다는 것을 의미한다. 이 피승수의 허수부와 실수부의 사인은 1이 아니면 0이기 때문에 저역 변환을 이행하기 위해 사용된 복소 승산이 단순화된다. 미합중국 특허 제4,785,463호 디지털 글로벌 배치 시스템 수신기, (Digital Global Positioning System Receiver,)에 도시된 바와 같이, 제1도의 저역 필터링 동작과 조합하여 이러한 구조를 이행하는 효율적인 디자인이 제안되어 있다. 그러나, 제2도의 힐베르트 필터 방법에 따른 효율적인 이행은 종래 기술에는 기재되어 있지 않다. 따라서, 이러한 구현의 필요성이 있다.
[도면의 간단한 설명]
제1도는 수신된 통과 대역 신호를 샘플된 복소 기저대 등가 신호를 변환하는 것에 대한 종로 기술적 이행을 도시한 일반적인 블럭 다이어그램.
제2도는 힐베르트 변환기를 사용하여 수신된 통과 대역 신호를 샘플된 복소기저대 등가 신호로 변환하는 것에 대한 종래 기술적 이행을 도시한 일반적인 블럭 다이어그램.
제3도는 주파수 변환의 이행 및 TIA/EIA IS95 규격 셀룰러 라디오 시스템의 포워드 링크(forward link)에 사용된 것과 같은 코히어런트 쿼드리페이스 확산 신호(coherent quadriphase spread signal)의 역확산(despreading)에 대한 종래 기술적 이행을 도시한 일반적인 블럭 다이어그램.
제4도는 본 발명에 따른 주파수 저역 변환 또는 고역 변환(upconversion)의 실시에 대한 이행을 도시한 일반적인 블럭 다이어그램.
제5도는 본 발명에 따른 주파수 저역 변환과 DS-SS 역확산의 동시 실시에 대한 이행을 도시한 일반적인 블럭 다이어그램.
제6도는 본 발명에 따른 주파수 고역 변환과 DS-SS 역확산의 동시 실시에 대한 이행을 도시한 일반적인 블럭 다이어그램.
[바람직한 실시예의 설명]
최종 IF 주파수로부터 기저대 주파수로의 주파수 변환을 실시하는 효율적인 방법이 본 발명에 따라 설명되었다. 카운터는 배타적-OR 게이트 및 멀티플렉서를 통과하는 2개의 논리 신호 G1과 G2를 발생시킨다. 제어 신호가 디어서트(deassert)된 경우, 멀티플렉서는 신호 G1을 I2로 통과시키고 신호 G2를 I1으로 통과시킨다. 유사하게, 멀티플렉서는 배타적-OR 게이트가 어서트(assert)된 경우에 멀티플렉서의 입력 실수부 샘플과 입력 허수부 샘플을 스웹(swap)하고, 그렇지 않으면 입력 샘플에 대한 노 오퍼레이션(no operation)을 실시한다. 신호 I1 및 I2가 연산 인버터를 개별적으로 제어하기 위해 사용된다. 양쪽 인버터에 대한 제어 신호가 어서트된 경우에, 인버터는 연산 반전을 연산 반전을 이행하고 그렇지 않으면 노 오퍼레이션을 이행한다.
최종 주파수 반전에 대한 디지털적 방법은 특히 A/D 컨버터에 근접하여 배치된 이미 고속 디지털 신호 처리 성능을 갖춘 수신기에 적합하다. 그러한 수신기 중에 중요한 등급의 수신기는 다이렉트-시퀀스 확산 스펙트럼(DS-SS) 방법을 사용하는 것이다. 비록 전통적으로는 DS-SS에 의해 제공된 낮은 인터셉션 확률 및 강력한 재밍의 매력으로 인해 군사적 응용에 사용되었지마는, 최근에 DS-SS는 다수의 공중 육상 이동 통신 시스템을 위해 계획되었으며 확산 코드 분할에 의해 다원 접속(multiple access)이 실현되었다. 그 좋은 예시가 통신 산업 협회(Telecommunications Industry Association) 규격 TIA/EIA IS-95에 의해 명기된 셀룰러 무선 통신에 대한 코드 분할 다원 접속(CDMA) 에어 인터페이스이다. TIA/EIA 임시 규격, 1993년 7월 통신 산업 협회의 이중 방법 광대역 확산 스펙트럼 셀룰러 시스템에 대한 이동국-기지국 호환성 규격(Mobile Station-Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Celluar System)을 참조하라.
다수의 상이한 확산하는 시퀀스가 DS-SS 송신을 형성하는데 유용한데, 가장 보편적으로 사용되는 것들은 최대-길이 의사-랜덤(pseudo-random : PN) 바이너리 시퀀스 또는 골드 코드(Gold code)를 포함하며, 양쪽 모두의 바이패스 확산을 실현하기 위해 개별적으로 사용되거나 또는 짝을 이루어 쿼드리페이스 확산을 실시하기 위해 사용될 수 있다. 후자의 테크닉에서, 언더라잉 모듈레이션(실수 또는 복소수 값이 될 수 있음)이 자체의 실수와 허수 요소가 상이한 바이너리 시퀀스에 의해 형성된 복소 시퀀스에 의해 확산된다. 이것은 TIA/EIA IS-95 규격에서 사용된 방법이다. 이러한 규격에서 (기지국에서부터 이동국 까지의) 포워드 링크는 다이렉트 쿼드리페이스 또는 QPSK 확산을 사용하는데, 여기서 확산 시퀀스는 (길이가 215인) 2개의 '짧은(short)' PN시퀀스를 사용자-지정(user-specific) (길이가 242-1인) '긴(long)' PN시퀀스를 복소 확산 파형을 형성하도록 배타적-OR함으로써 도출된다. 역의 링크(이동국에서 기지국으로)는 확산 파형의 허수부 요소가 오프셋 쿼드리페이스 또는 OQPSK 송신을 형성하기 위해 원 하프 칩(one half chip)만큼 지연된다는 것을 제외하고는 거의 동일한 확산 기법을 사용한다. (이러한 수정은 주로 이동국 송신에서의 비선형성의 효과를 경감시키는 데에 중점을 둔다.)
제3도는 IS-95 포워드 링크 송신을 저역 변환 및 역확산하는 종래의 방법을 도시한다. 제3도에서, 수신된 통과 대역 신호(100)는 아날로그 직교 복조기(300)에 의해 최종 IF 주파수로부터 기저대로 직교 저역 변환된다. 이어서 그 결과로서의 신호가 송신된 칩의 펄스형(pulse shape)에 맞추어진 아날로그 필터(301)에 의해 저역 필터되고 이어서 A/D 변환기(303)에 의해 칩율 Tc로 샘플되며, 샘플링 프로세스의 타이밍(302)은 지연 로크 루프(delay lock loop) 또는 타우-디더 루프(tau-dither loop)(도시 생략)에 의해 제어된다. 샘플링에 이어서, 복소 샘플 데이터의 동위상(I) 및 교(Q) 요소는 오리지날 확산 파장을 발생시키도록 사용된 복합 확산 시퀀스(316)의 공액 복소수(complex conjugate)에 의해 승산(309)된다. 도면에 도시된 바와 같이, 이 역확산 신호는 짧은 PN(304, 305) 및 긴 PN(30) 시퀀스로부터 형성되고 결과적인 확산 시퀀스(308)의 허수부가 반전된다. 이어서 그 결과로서의 신호가 언더라잉 IS-95 포워드 링크 파형(310)의 각 BPSK 심벌을 구성하는 칩들의 개수와 동일한 주기 상에서 인터그레이티드-앤드-덤프(intergrated-and-dumped)된다. 변조 심벌율과 동일한 샘플비로의 데시메이션(315)에 이어서, 결과적인 샘플 스트림이 IS-95 기지국에 의해 송신된 파일럿 신호를 관측하여 형성된 채널 산출(channel estimate)(311)에 의해 상회전(phase-rotate)되고 조정(312)된다. 이어서 결과적인 코히어런트 결정 통계가 소프트 결정 양자화기(313)에 드러나며, 종국에는 디인터리버(deinterleaver) 및 컨벌루션 디코더(convolutional decoder)(도시 생략)에 드러난다.
제4도는 본 발명에 따른 효율적인 주파수 변환용 장치의 블럭 다이어그램을 도시한다. 제4도에서, 그레이 카운터(Gray counter)(401), 신호 샘플비가 fs=4fc인 클럭(400)은 2개의 논리 신호 G1(402) 및 G2(403)를 발생시키고 이 신호들은 배타적-OR 게이트(404)와 멀티플렉서(406)를 통과한다. 멀티플렉서(406)는 고역 변환/저역 변환 바이너리 신호(411)에 의해 제어된다. 신호(411)가 디어서트된 경우(즉, 회로가 '저역 변환' 모드로 세트된 경우), 멀티플렉서(406)는 바이너리 신호 G1을 I2(410)로 G2를 I1(407)으로 통과시킨다. 유사하게, 멀티플렉서(405)는 배타적-OR 게이트(404)가 어서트된 경우에 입력되는 실수부 샘플과 허수부 샘플을 스웹하며, 그렇지 않으면 입력될 샘플에 대해서 노 오퍼레이션을 실시한다. 신호 I1(407) 및 I2(410)는 연산 인버터들(408)(409)을 각각 제어하기 위해 사용된다. 양 인버터에 대한 제어 신호가 어서트된 경우에, 인버터는 연산 반전을 실시하거나, 그렇지 않으면 노 오퍼레이션을 실시한다.
제4도의 블럭 다이어그램의 동작은 아래의 표 1 및 표 2를 참조로 하여 보다 잘 이해될 수 있다.
표 1은 동작의 저역 변환 모드에서 제4도의 주파수 변환의 동작에 대한 진리표를 작도한다.
표 2는 동작의 고역 변환 모드에서 제4도의 주파수 변환의 동작에 대한 진리표를 작도한다. 표 1 및 표 2에서, 'X'는 멀티플렉서(405)가 지연 엘리먼트(200) 및 힐베르트 필터(201)의 출력에서 형성된 복소수 신호 I+jQ의 실수부 요소와 허수부 요소를 스웹하는 것을 의미한다. 지연 엘리먼트(200)와 힐베르트 필터(201) 조합은 힐베르트 필터 구성을 형성한다. 인버터(408)(409)의 상태는 열 I1 및 열 I2의 사인에 의해 표시된다. 저역 변환 모드에서, 결과적인 기저대 신호(412)는 시퀀스 {I+jQ, Q-jI, -I-jQ, -Q+jI, I+jQ,...}에 후속한다는 것을 알 수 있다. 상기 논의된 바와 같이, e 에 의해 발생된 복소 등가(complex equivalent) 주파수 저역변환 시퀀스가 {I+j0, 0-j1, -1+j0, 0+j1, 1+j0, ...}인 것과 이 시퀀스에 의한 I+jQ의 승산이 시퀀스 {I+jQ, Q-jI, -I-jQ, -Q+jI, I+jQ,...}를 발생시킨다는 것으로 인하여, 제4도의 회로의 출력이 f=4f인 경우 제2도의 일반적인 방법에 필요한 0.25의 정규화 주파수에 의한 주파수 저역 변환을 실시한다고 평가될 수 있다. 마찬가지로, 고역 변환 모드에서, 표 2 진리표에 의해 설명된 바와 같이, 회로에 의해 발생된 출력 시퀀스는 {I+jQ, Q-jI, -I-jQ, -Q+jI, I+jQ,...}이다. 이것은 시퀀스 e 에 의한 승산과 등가이기 때문에, 회로는 0.25의 정규화된 주파수에 의한 주파수 고역 변환을 실시한다. 분명히, 엘리먼트(100, 102, 200, 201)는 주파수 저역 변환에 대해서만 필요로 되기 때문에 일반적으로 동작의 고역 모드에 선행하지 않는다. 오히러, 멀티플렉서(405)로 입력되는 복소 신호는 복소 변조기 또는 확산기의 출력일 수 있으며, 출력(412)은 필터 및 송신 증폭기로 공급될 수 있다. 회로의 나머지 부분은 동일하며, 따라서 고역 변환 형태가 명확하게 설명되지 않았다.
제4도에 도시된 스위치 및 인버터가 디지털 이행이 사용되었는가 또는, 스위치 커패시터 디자인 같은, 이산-시간 아날로그 이행을 채용했는가에 따라 디지털 또는 아날로그 이산-시간 구조로써 평가될 수 있다. 디지털의 경우, 스위치 및 인버터가 디지털 멀티플렉서와 2개에 대한 보수로부터 형성될 수 있으며, 아날로그의 경우, 동작 증폭기 회로가 사용될 수 있다. 또한 명심할 것은, 그레이 카운터가 바이너리 카운터 또는 어떤 다른 4-스테이트 시퀀셜 머신(4-state sequential machine)이 스웹될 수 있다. 또한 관찰 가능한 디지털 통신 수신기 내의 복소 기저대 심벌에 대한 어떤 소망된 오버샘플링율이 최종 IF 주파수 f가 소망된 오버 샘플링율과 동일하게 되도록 세팅함으로써 실현될 수 있다. f와 f의 관계는 이전과 같다.
제4도의 주파수 변환기는 제5도에 도시된 DS-SS 역확산을 또한 이행하도록 수정될 수 있다. 제5도에서, A/D 컨버터(102), 지연(200), 및 힐베르트 필터(201)가 제2도에서 도시된 구조에 따르며, 수신된 통과 대역 신호는 f=4/T에 중심을 두게되는데, 여기서 T는 칩 인터벌이다. f=8f인 주파수에서 동작하는 클럭(500)에서부터 시작하여, 2개의 분할기(501, 503)는 짧은 PN 및 긴 PN 발생기(504, 505, 506)에 적합한 칩-율 클럭 신호를 발생시킨다. 주파수 4f에서 클럭된 4-스테이트 그레이 카운터(507)스테이트 가변 출력 G1 및 G2(508, 509)는 이어서 PN 발생기 출력(504, 505, 506)을 따라 신호 I1 및 I2(511, 512)를 통해서 누산기 S1 및 S2(514, 516)의 기능을 제어하는 디코더(510)로 통과한다. I1 및 I2가 어서트되지 않은 경우, 상응하는 누산기 S1 및 S2는 멀티플렉서(515)에 의해 제공된 신호 샘플아규먼트를 각 누산된 값으로 더하며, 그렇지 않으면, 아규먼트가 누산된 값으로부터 감산된다. 동시에, 클럭 신호(500)는 2개로 분할되고 컨버전 클럭으로서 A/D 컨버터(102)를 통과한다. 또한 클럭 신호(500)는 멀티플렉서(515)로 직접 공급된다. 클럭 신호(500)(또한 도면 내의 라벨 신호 SW(513))가 어서트되는 경우, 멀티플렉서(515)는 지연(200) 및 힐베르트 필터(201)에 의해 복소 신호 아규먼트의 동일 성분과 직교 성분을 스웹하며, 그렇지 않으면 복소 신호 샘플은 누산기 S1(514) 및 S2(516)로 직접 통과한다. 따라서, 지연(200) 및 힐베르트 필터(201)로부터 나오는 각 복소 신호 샘플에 대해서, 2개의 샘플이 그레이 카운터(507)의 상태의 변화에 따라 누산기 S1(514) 및 S2(516)에 의해 양으로 또는 음으로 누산될 수 있다. 유사하게, 8개의 샘플이 PN 발생기 출력의 변화에 따라 누산된다. 이어서 누산기의 내용이 제3도에 도시된 채널 상회전(311, 312) 및 양자화기(313)에 대해서 보정된다.
블럭 다이어그램의 동작이 디코더에 요구되는 로직을 정의하는 표3의 참조로 하여 보다 잘 이해될 수 있을 것이다.
표의 맨 앞에 있는 두 개의 열은 배타적-OR된 짧은 PN 시퀀스 및 긴 PN 시퀀스의 가능한 상태를 도시하는 반면 G1 및 G2로 제목이 붙은 열은 그레이 카운터(507) 출력 상태(508, 509)를 표지한다. PN이라고 표지된 다음 열은 원래의 쿼드리페이스(qudriphase) 확산 신호의 공액 복소수의 실수 및 허수부를 도시하고, CVT라고 제목이 붙은 열은 제4도에 제시된 간략화된 주파수 변환 구도를 구현하는 데에 요구되고 그레이 카운터 출력에 의해 제어되는 복소수 승산기(multiplier)를 표지한다. 열 PN xCVT는 열 PN 과 CVT의 복소수 곱의 결과를 표지한다. 이 열은 클럭 신호 SW(513)의 연속 주기 동안 신호 I1 및 I2(511, 512)에 대한 요구 값을 제공한다. 표3에서 제1 클럭 주기 동안 I1의 값은 I1(0)로 표지되고 제2주기 동안 그값은 I1(1)으로 표지된다. 신호 I2도 비슷하게 취급된다. 또한 I1 및 I2는 개별 제어 하에서 누산기에 의해 구현된 산술 함수 값으로 리스트되나, 이들은 매핑 {0, 1}-{1, -1}을 통해 표 3으로부터 도출 가능한 논리적 신호가 된다. 예로서 표 3의 첫째 행에 표시된 PN 시퀀스와 그레이 카운터 상태 G1 및 G2의 구성을 생각해 보자. 이런 PN 발생기 및 그레이 카운터 상태의 구성 하에서 누산기 S1은 클럭 신호 SW(513)의 제1 주기 동안 지연/힐베르트 필터 출력(200, 201)의 샘플의 실수 성분을 자신의 내부 누산값에 먼저 가산하고 이후 SW의 제2 주기 동안에 지연/힐베르트 필터의 허수 성분을 가산한다. 동시에 누산기 S2는 먼저 지연(힐베르트 필터 출력의 신호 샘플의 허수부를 가산하고 이후 SW의 다음 주기 동안 실수부를 감산한다. 명백하게 제5도의 블럭도는 주파수 변환기(300), A/D 컨버터(301) 중 하나, 복소수 공액화기(308) 및 복소수 승산기(309) 및 누산기(301)의 다수를 제외시킴으로써 제3도의 것으로 간략화 시킨다. 본 분야에 익숙한 자는 디코더 입력으로서 짧은 PN 발생기(504) 또는 (505) 중 하나를 단순히 표 3을 약간 변형시킴으로써 제5도의 블럭도가 쉽게 변형될 수 있다는 것을 인지할 것이다.
제6도는 DS-SS 라디오의 송신 쪽에서 사용되는 주파수 고역 변환기와 쿼드리페이스 확산기의 조합을 효율적으로 구현한 것인데 여기서 바탕이 되는 변조 방식은 앤티포우덜(antipodal) 샘플로 구성된다(심벌율로 BPSK가 발생시킨 것과 직교 심벌 칩율로 M-ary 직교 신호화한 것과 같은 것). 제6도에서 f=4f의 주파수로 작동하는 클럭(600)은 그레이 카운터(600)에 직접 공급되고 네게의 작동에 의한 분할을 통해 쿼드리페이스 확산 시퀀스 발생기(602, 603, 604)로 공급된다. 바이페이스 변조된 데이터 샘플 M(613), 그레이 카운터 상태(상태 변수 G1(607) 및 G2(608)에 의해 대표됨) 및 확산 시퀀스가 이후 두 개의 신호 K1(610) 및 K2(611)를 발생시키는 디코더(609)로 전해지는데, 여기서 두 개의 신호 K1 및 K2는 쿼드리페이스 확산 송신 신호를 나타낸다. 이들은 이후 1비트 D/A 컨버터(612)에 의한 변환후에 패스밴드 주파수로 변환된다.
블럭도의 작용과 디코더 블럭(609)에 의해 구현된 논리 함수는 표 4의 진리표를 참조할 때 쉽게 이해될 것이다.
앞의 두 개의 행은 각각 짧은 PN 시퀀스를 갖는 긴 PN 시퀀스의 배타적-OR을 대표하고 G1 및 G2라고 표지된 행은 그레이 카운터(606)의 상태(607, 608)를 나타낸다. PN이라고 표지된 행은 앞의 두 행에 상응하는 실수 및 허수부 산술 신호를 나타내고 행 CVT는 그레이 카운터 상태로부터 도출된 복소수 주파수 상향 변환 시퀀스를 나타낸다. 행 PNxCVT는 복소수 PN 확산 시퀀스를 상향 변환 시퀀스와 곱한 결과를 나타내고 행 Logical PNxCVT는 매핑 {0, 1} - {1, -1}을 했을 때 논리적 등가치를 나타낸다. 행 Logical PNxCVT의 각각의 실수 및 허수부를 변조기 신호 M(614)와 배타적-OR논리 연산을 수행함으로써 신호 K1(610) 및 K2 (611)가 최종 발생된다. 디코더 블럭(609)는 따라서 긴 PN 및 짧은 PN 시퀀스를 배타적-OR 연산시키는 데에 요구되는 논리 함수를 구현하며 귀결 복합 PN 시퀀스 및 그레이 카운터 상태 G1 및 G2(607, 608)로부터 Logical PNxCVT 신호를 발생시킨다.
본 분야에 익숙한 자는 Karnaugh 매핑과 같은 단순 기법을 사용하여 이런 논리 함수가 최소의 논리적 형식으로 환원된다는 것을 인지할 것이다. 본 발명이 PN 발생기 중 하나를 제외함으로써 바이페이스 확산 경우를 포함하도록 연장될 수 있다는 것을 인지할 것이다.
본 발명이 특정 실시예에 대해 도시되고 설명되었지만 본 분야에 익숙한 자에게 형식과 내용에 대한 여러 가지 변화가 본 발명에 정신과 범위를 벗어나지 않고서 실시될 수 있다는 것을 알 것이다.

Claims (10)

  1. 통신 시스템에서 주파수 변환을 수행하는 장치에 있어서, 입력으로서의 하나의 클럭 신호와 출력으로서의 다수의 신호들을 갖는 카운터, 입력으로서 제1 주파수에서의 동위상(in-phase) 및 직교(quadrature) 성분을 갖는 스위치, 상기 카운터의 출력인 다수의 신호 및 하나에 결합되고, 상기 스위치로부터의 출력을 입력으로 갖는 하나 이상의 인버터, 및 카운터로부터의 다수의 신호 출력들의 조합에 기초하여 상기 스위치를 제어하여 하나 이상의 상기 인버터의 출력이 제2 주파수의 신호가 되도록 하는 논리 게이트를 구비하는 것을 특징으로 하는 주파수 변환을 수행하는 장치.
  2. 제1항에 있어서, 제1 주파수 또는 제2 주파수가 기저대 주파수 또는 통과 대역 주파수 중 어느 하나인 것을 특징으로 하는 주파수 변환을 수행하는 장치.
  3. 제1항에 있어서, 상기 논리 게이트가 배타적-OR(XOR) 논리 게이트를 더 포함하는 것을 특징으로 하는 주파수 변환을 수행하는 장치.
  4. 제1항에 있어서, 주파수 변환을 수행하는 상기 장치가 다이렉트 시퀀스 확산 스펙트럼(DS-SS) 송신기 또는 힐베르트 필터 구성을 구현한 수신기 중 어느 하나에서 구현되는 것을 특징으로 하는 주파수 변환을 수행하는 장치.
  5. 제1항에 있어서, 상기 인버터의 출력이 다수의 인버터로부터 출력되는, 제2 주파수 신호의 동위상 및 직교 성분을 더 포함하는 것을 특징으로 하는 주파수 변환을 수행하는 장치.
  6. 확산 스펙트럼 신호를 역확산시키는 장치에 있어서, 입력으로서 클럭 신호를 갖고 출력으로서 다수의 신호를 갖는 카운터, 입력되는 의사(pseudo)-랜덤 시퀀스를 디코드하여 제어 정보를 출력시키는 디코더, 힐베르트 필터 구성으로부터 입력을 얻어서 신호 샘플 아규먼트를 출력시키는 멀티플렉서, 및 입력으로서 신호 샘플 아규먼트를 갖고 상기 제어 정보에 기초하여 신호 샘플 아규먼트를 누산시키는 제1 및 제2 누산기를 포함하는 것을 특징으로 하는 확산 스펙트럼 신호를 역확산시키는 장치.
  7. 제6항에 있어서, 상기 제1 및 제2 누산기는 상기 신호 샘플 아규먼트를 누산된 값에 대하여 가감하여 누산하는 것을 특징으로 하는 확산 스펙트럼 신호를 역확산시키는 장치.
  8. 제6항에 있어서, 상기 장치가 다이렉트 시퀀스 확산 스펙트럼(DS-SS) 수신기에서 구현되는 것을 특징으로 하는 확산 스펙트럼 신호를 역확산 시키는 장치.
  9. 확산 스펙트럼 신호를 발생시키기 위해 신호를 확산시키는 장치 있어서, 입력으로서 하나의 클럭 신호와 출력으로서 다수의 신호를 갖는 카운터, 의사-랜덤 시퀀스로부터의 입력과 상기 카운터로부터의 다수의 신호의 조합에 기초하여 다중 위상 확산 송출 신호를 발생시키는 디코더, 및 상기 발생된 다중 위상 확산 송출 신호의 송출을 위한 적정 변환 형태로 변환시키는 컨버터를 구비하는 것을 특징으로 하는 신호 확산 장치.
  10. 제9항에 있어서, 상기 다중 위상 확산 송출 신호가 바이페이스 확산 송출 신호 혹은 쿼드리페이스 확산 송출 신호 중 어느 하나를 더 포함하는 것을 특징으로 하는 신호 확산 장치.
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