KR0172517B1 - Sense amplifier - Google Patents
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Abstract
본 발명은 외부에서 입력되는 인에이블 신호의 제어를 받아 메모리 소자의 데이터버스 및 데이터버스바의 전류차를 감지하여 상기 메모리 소자의 데이터버스 및 데이터버스바의 전류차 및 전압차를 더욱 증폭하는 전류센스증폭부; 상기 전류센스증폭부에서 증폭된 전압차를 입력받아 최종적으로 증폭된 전압을 출력(Sout)하는 전압센스증폭부를 구비하는 것을 특징으로 하는 전류증폭형 센스 증폭기에 관한 것으로, 낮은 공급전압 및 셀의 전류변화에도 안정된 증폭 및 고속동작을 이루어 소자의 신뢰성을 향상시키는 효과를 가져온다.The present invention senses the current difference between the data bus and the data bus bar of the memory device under the control of the enable signal input from the outside to further amplify the current difference and the voltage difference between the data bus and the data bus bar of the memory device. Sense amplifier; The present invention relates to a current amplifying sense amplifier, comprising: a voltage sense amplifier configured to receive a voltage difference amplified by the current sense amplifier and output a final amplified voltage. Stable amplification and high speed operation result in improved device reliability.
Description
제1도는 종래의 감지증폭기가 적용된 SRAM 회로도.1 is an SRAM circuit diagram to which a conventional sense amplifier is applied.
제2도는 본 발명의 일실시예에 따른 감지증폭기 회로도.2 is a sense amplifier circuit diagram according to an embodiment of the present invention.
제3도는 SRAM 셀의 상세도.3 is a detailed view of an SRAM cell.
제4도 내지 제7도는 종래와 대비하여 본 발명에 따른 감지증폭기의 동작 특성을 나타내는 그래프.4 to 7 is a graph showing the operating characteristics of the sense amplifier according to the present invention compared with the prior art.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 셀 12,12' : 비트선11: cell 12,12 ': bit line
13 : 워드라인 14 : 비트라인 풀업부13: word line 14: bit line pull-up unit
15 : 전달 게이트부 16,16' : 데이터버스선15: transfer gate portion 16, 16 ': data bus line
17 : 감지증폭기 인에이블신호 28 : 전류감지증폭부17: sense amplifier enable signal 28: current sense amplifier
29 : 전압감지증폭부29: voltage sensing amplifier
본 발면은 반도체메모리소자의 메모리 셀로부터 데이터를 읽을 때 사용되는 감지폭기에 관한 것으로, 특히 데이터라인쌍의 전류 크기를 감지하여 증폭구동하는 전류감지증폭형 감지증폭기에 관한 것이다.The present invention relates to a sensing amplifier used when reading data from a memory cell of a semiconductor memory device, and more particularly, to a current sensing amplifier sensing circuit for sensing and amplifying and driving a current magnitude of a pair of data lines.
일반적으로, 반도체메모리소자의 감지증폭기는 메모리 셀에 기억된 정보를 읽기 위하여 메모리 셀에 연결되어 있는 비트라인(bit line)과 비트바라인(bitb line; 액티브시 로우)의 두 신호를 감지하여 증폭함으로써 정보를 읽어낸다.In general, a sensing amplifier of a semiconductor memory device senses and amplifies two signals, a bit line and a bit bar line, connected to the memory cell to read information stored in the memory cell. To read the information.
제1도는 종래의 감지증폭기가 적용된 SRAM의 일부 구성을 보여주는 회로도로서, 도면에서 11은 셀, 12는 비트라인, 12'는 비트바라인, 13은 워드라인, 14는 비트라인 풀업부, 15는 전달게이트부, 16 및 16'는 데이터버스라인 및 데이터버스바라인, 17은 인에이블신호(SAE), 18,18' 및 19는 감지증폭기를 각각 나타낸다.FIG. 1 is a circuit diagram showing a part of an SRAM to which a conventional sensing amplifier is applied, wherein 11 is a cell, 12 is a bit line, 12 'is a bit bar line, 13 is a word line, 14 is a bit line pull-up part, and 15 is a The transfer gate portions 16 and 16 'are data bus lines and data bus bar lines, 17 are enable signals SAE, 18, 18' and 19 are sense amplifiers, respectively.
도면에 도시한 구성을 가지는 종래는 감지증폭기는 PMOS트랜지스터로 구성되어 있는 비트라인 풀업부(14)에 의해 프리차지된 비트라인(12) 및 비트바라인(12')에 셀의 저장된 데이터가 전달되고, 또한 비트라인(12) 및 비트바라인(12')의 데이터 전압은 전달게이트부(15)를 통해 데이터버스라인(16) 및 데이터버스바라인(16')에 전달된 후, 쌍으로 구성된 전류미러형 감지증폭부(18,18')에 전달되어 1차로 전압증폭을 이룬 후 최종단의 전류미러형 감지증폭부(19)로 출력(S1,/S1)되어 2차 전압증폭을 이룬 다음 최종 출력(Sout)을 내보낸다.Conventionally, the sensing amplifier having the configuration shown in the drawing transfers the stored data of the cell to the bit line 12 and the bit bar line 12 'precharged by the bit line pull-up unit 14 constituted of a PMOS transistor. In addition, the data voltages of the bit line 12 and the bit bar line 12 'are transferred to the data bus line 16 and the data bus bar line 16' through the transfer gate section 15, and then in pairs. It is delivered to the configured current mirror sensing amplifiers 18 and 18 'to achieve voltage amplification first, and then outputs to the current mirror sensing amplifier 19 at the final stage (S1, S1) to achieve secondary voltage amplification. Then output the final output (Sout).
즉, 데이터버스라인(16) 및 데이터버스바라인(16')에 전달되는 데이터는 로직 하이(High)와 로우(Low) 값이 100mV 내지 수백 mV가 일반적인데, 이와 같은 전압차로는 다음단의 입력단에서 하이인지 로우인지를 정확히 인식하기 어렵기 때문에 이를 감지증폭기를 통해 증폭하여 다음단의 입력으로 사용한다.In other words, the data transferred to the data bus line 16 and the data bus bar line 16 'has a logic high and low value of 100 mV to several hundred mV. Since it is difficult to accurately recognize whether the input is high or low, it is amplified by the sense amplifier and used as the input of the next stage.
그러나, 반도체메모리소자가 점차 고집적화 되어가고 저전력을 필요로 하는 추세에 따라 전원전압이 낮아지게 되면, 셀 데이터의 '하이'와 '로우' 값의 차가 100mV 정도에서 수십 mV로 작아지게 되어 종래의 사용되어지던 일반적인 전압감지증폭형 감지증폭기로의 입력으로는 불안정해져서 증폭기의 반응속도가 느려지고 오동작을 일으키게 된다.However, as semiconductor memory devices become increasingly integrated and require low power, the power supply voltage decreases, and the difference between the high and low values of the cell data decreases from about 100 mV to several tens of mV. It becomes unstable at the input to the conventional voltage sense amplifier type sense amplifier, which causes the amplifier to slow down and malfunction.
상기 제반 문제점을 해결하기 위하여 안출된 본 발명은 고집적소자 및 저전력소자에 응용되어 오동작없이 안정된 증폭을 이루는 전류감지증폭형 감지증폭기를 제공함을 그 목적으로 한다.Disclosure of Invention The present invention devised to solve the above problems is to provide a current sensing amplifier sensing amplifier which is applied to a high integrated device and a low power device to achieve stable amplification without malfunction.
상기 목적을 달성하기 위하여 본 발명은, 제1데이터라인 및 제2데이터라인 사이의 미세한 전압차를 증폭하기 위한 반도체메모리소자의 감지증폭기에 있어서, 제1노드 및 제2노드; 상기 제1데이터라인과 상기 제2데이터라인에 흐르는 전류에 응답하여 상기 제1노드 및 상기 제2노드 사이의 전압차를 제1증폭시키도록, 제1전원전압단과 상기 제1 및 제2노드 사이에서 전류경로를 구성하는 제1전류감지증폭부; 상기 제1노드 및 상기 제2노드에 흐르는 전류에 응답하여 상기 제1노드 및 상기 제2노드 사이의 전압차를 제2증폭시키도록, 상기 제1 및 제2노드와 제2전원전압단 사이에서 전류경로를 구성하는 제2전류감지증폭부; 및 상기 제1노드 및 상기 제2노드의 전압에 응답하여 상기 제1노드 및 상기 제2노드 사이의 전압차를 제3증폭시켜 출력하는 전압감지증폭부를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a sense amplifier of a semiconductor memory device for amplifying a minute voltage difference between a first data line and a second data line, the first node and a second node; Between a first power supply voltage terminal and the first and second nodes to first amplify the voltage difference between the first node and the second node in response to a current flowing in the first data line and the second data line. A first current sensing amplifier constituting a current path in the circuit; Between the first and second nodes and a second power supply voltage terminal to amplify a second voltage difference between the first node and the second node in response to a current flowing in the first node and the second node. A second current sensing amplifier constituting a current path; And a voltage sensing amplifier configured to thirdly output a voltage difference between the first node and the second node in response to the voltages of the first node and the second node.
또한, 상기 본 발명에서, 제1전류감지증폭부는, 상기 제1전원전압단과 상기 제1노드 사이에서 전류경로를 구성하는 제1피모스트랜지스터쌍과 제1엔모스트랜지스터쌍을 포함하되, 상기 제1피모스트랜지스터쌍은 상기 제2데이터라인에 자신들의 게이트가 공통으로 접속되고, 상기 제1엔모스트랜지스터쌍은 상기 제1데이터라인에 자신들의 게이트가 공통으로 접속되어 구성된 제1전류패쇄회로부; 및 상기 제1전원전압단과 상기 제2노드 사이에서 직렬로 전류경로를 구성하는 제2피모스트랜지스터쌍과 제2엔모스트랜지스터쌍을 포함하되, 상기 제2피모스트랜지스터쌍은 상기 제1데이터라인에 자신들의 게이트가 공통으로 접속되고, 상기 제2엔모스트랜지스터쌍은 상기 제2데이터라인에 자신들의 게이트가 공통으로 접속되어 구성된 제2전류패쇄회로부를 포함하는 것을 특징으로 한다.In addition, in the present invention, the first current sensing amplification unit includes a first PMOS transistor pair and a first NMOS transistor pair constituting a current path between the first power supply voltage terminal and the first node, A first current blocking circuit unit having a first PMOS transistor pair having a common gate thereof connected to the second data line, and a first NMOS transistor pair having a common gate thereof connected to the first data line; And a second PMOS transistor pair and a second NMOS transistor pair constituting a current path in series between the first power supply voltage terminal and the second node, wherein the second PMOS transistor pair comprises: the first data line; Their gates are connected in common to each other, and the second NMOS transistor pair includes a second current blocking circuit unit having their gates connected in common to the second data line.
또한 상기 본 발명에서, 상기 제2전류감지증폭부는, 상기 제1노드 및 상기 제2노드에 드레인과 게이트가 크로스커플 접속된 제3엔모스트랜지스터쌍; 및 상기 제3엔모스트랜지스터쌍의 공통 소스와 상기 제2전원전압단 간에 채널이 접속되고, 게이트로 인에이블신호를 인가받는 엔모스트랜지스터를 포함하는 것을 특징으로 한다.In addition, in the present invention, the second current sensing amplifier may include: a third NMOS transistor pair having a drain and a gate cross-coupled to the first node and the second node; And an MOS transistor connected with a channel between the common source of the third NMOS transistor pair and the second power supply voltage terminal, and receiving an enable signal through a gate.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
제2도는 데이터버스라인(16) 및 데이터버스바라인(16')에 연결된 본 발명에 따른 감지증폭기 회로도로서, 제2도를 참조하면, 본 발명에 따른 감지증폭기는 크게 전류감지증폭부(28)와 전압감지증폭부(29)로 구성되며, 전류감지증폭부(28)는 전류패쇄회로형 제1전류감지증폭부(28')와 래치형 제2전류감지증폭부(28)로 구성된다.FIG. 2 is a sense amplifier circuit diagram according to the present invention connected to the data bus line 16 and the data bus bar line 16 '. Referring to FIG. 2, the sense amplifier according to the present invention is largely a current sensing amplifier 28. ) And the voltage sensing amplifier 29, and the current sensing amplifier 28 includes the current blocking circuit type first current sensing amplifier 28 ′ and the latch type second current sensing amplifier 28. .
전류패쇄회로형 제1전류감지증폭부(28')는 데이터버스라인(16)과 데이터버스바라인(16')에 흐르는 전류에 응답하여 제1노드(D1) 및 제2노드(D2) 사이의 전압차를 제1증폭시키도록, 공급전원전압단(Vcc)과 상기 제1 및 제2노드(D1,D2) 사이에서 전류경로를 구성하고 있다. 구체적으로, 전류패쇄회로형 제1전류감지증폭부(28')는 제1전류패쇄회로부와 제2전류패쇄회로부로 구성되는 바, 제1전류패쇄회로부는 공급전원전압단(Vcc)과 제1노드(D1) 사이에서 전류경로를 구성하는 제1피모스트랜지스터쌍(P21,P22)과 제1엔모스트랜지스터쌍(N21,N22)을 포함하며, 상기 제1피모스트랜지스터쌍(P21,P22)은 데이터버스바라인(16)에 자신들의 게이트가 공통으로 접속되고, 상기 제1엔모스트랜지스터쌍(N21,N22)은 상기 데이터버스라인(16)에 자신들의 게이트가 공통으로 접속되어 구성된다. 또한 제2전류패쇄회로부는 공급전원전압단(Vcc)과 제2노드(D2) 사이에서 전류경로를 구성하는 제2피모스트랜지스터쌍(P23,P24)과 제2엔모스트랜지스터쌍(N23,N24)을 포함하며, 상기 제2피모스트랜지스터쌍(P23,P24)은 데이터버스라인(16)에 자신들의 게이트가 공통으로 접속되고, 상기 제2엔모스트랜지스터쌍(N23,N24)은 상기 데이터버스바라인(16')에 자신들의 게이트가 공통으로 접속되어 구성된다.The current blocking circuit type first current sensing amplifier 28 'is disposed between the first node D1 and the second node D2 in response to a current flowing in the data bus line 16 and the data bus bar line 16'. The current path is configured between the supply power supply voltage terminal Vcc and the first and second nodes D1 and D2 so as to first amplify the voltage difference. Specifically, the current blocking circuit type first current sensing amplifier 28 'includes a first current blocking circuit part and a second current blocking circuit part, and the first current blocking circuit part includes a supply power supply voltage terminal Vcc and a first current blocking circuit part. And a first PMOS transistor pair P21 and P22 constituting a current path between the nodes D1 and a first NMOS transistor pair N21 and N22, and the first PMOS transistor pair P21 and P22. The gates thereof are connected to the data bus line 16 in common, and the first NMOS transistor pairs N21 and N22 have their gates connected to the data bus line 16 in common. In addition, the second current blocking circuit part includes the second PMOS transistor pairs P23 and P24 and the second NMOS transistor pairs N23 and N24 constituting a current path between the power supply voltage terminal Vcc and the second node D2. The second PMOS transistor pairs P23 and P24 have their gates connected to the data bus line 16 in common, and the second NMOS transistor pairs N23 and N24 are the data buses. Their gates are commonly connected to the barine 16 '.
래치형 제2전류감지증폭부(28)는 제1노드(D1) 및 제2노드(D2)에 흐르는 전류에 응답하여 제1노드(D1) 및 제2노드(D2) 사이의 전압차를 제2증폭시키도록, 상기 제1 및 제2노드(D1,D2)와 접지전압단(Vss) 사이에서 전류경로를 구성하고 있다. 구체적으로, 래치형 제2전류감지증폭부(28)는, 제1노드(D1) 및 제2노드(D2)에 드레인과 게이트가 크로스커플 접속된 제3엔모스트랜지스터쌍(N25,N26)과 상기 제3엔모스트랜지스터쌍(N25,N26)의 공통 소스와 접지전압단(Vss)단 간에 채널이 접속되고, 게이트로 인에이블신호(SAE)를 인가받는 엔모스트랜지스터(N27)를 포함한다.The latch-type second current sensing amplifier 28 measures the voltage difference between the first node D1 and the second node D2 in response to a current flowing through the first node D1 and the second node D2. To amplify the current, a current path is formed between the first and second nodes D1 and D2 and the ground voltage terminal Vss. Specifically, the latch type second current sensing amplifier 28 includes a third NMOS transistor pair N25 and N26 having a drain and a gate cross-coupled to the first node D1 and the second node D2. A channel is connected between the common source of the third NMOS transistor pairs N25 and N26 and a ground voltage terminal Vss, and includes an NMOS transistor N27 for receiving an enable signal SAE through a gate.
전압감지증폭부(29)는 제1노드(D1) 및 제2노드(D2)의 전압에 응답하여 제1노드 및 제2노드 사이의 전압차를 제3증폭시켜 외부로 출력(Sout)하는바, 이는 종래와 동일하게 통상의 전류미러형 감지증폭기로 실시 구성되어 있다.The voltage sensing amplifier 29 amplifies a third voltage difference between the first node and the second node in response to the voltages of the first node D1 and the second node D2 and outputs the result to the outside. This is implemented by the conventional current mirror type sensing amplifier as in the prior art.
이상, 상기와 같은 구성을 갖는 본 발명의 감지증폭기 동작을 살펴보면, 먼저, 제3도에 도시된 바와 같이 워드라인(wl) 및 비트라인(bit)과 비트바라인(bitb)에 연결된 셀이 선택되면 셀에 저장된 데이터에 따라 게이트에 하이(H)가 인가된 트랜지스터(C4)를 통해 비트바라인(bitb)에 저장되었던 전하가 흐르게 되고, 게이트에 로우(L)가 인가된 트랜지스터(C3)를 통해 비트라인(bit)에 저장되었던 전하가 흐르게 되는데, 이때 비트바라인(bitb)의 전하가 더 많이 빠져나가 비트라인(bit)보다 비트바라인(bitb)에 흐르는 전류가 더 적게 된다. 때문에, 데이터버스라인(16)이 데이터버스바라인(16') 보다 약간 더 큰 전류 흐름을 가지게 되고, 또한 데이터버스라인(16)과 데이터버스바라인(16')는 서로 미세한 전압차를 가지게 된다.As described above, referring to the sensing amplifier operation of the present invention having the configuration as described above, first, as shown in FIG. 3, a cell connected to a word line wl, a bit line, and a bit bar line is selected. Then, the charge stored in the bit bar line (bitb) flows through the transistor C4 having a high H applied to the gate according to the data stored in the cell, and the transistor C3 having the low L applied to the gate flows. The charge stored in the bit line flows through the battery. In this case, the charge of the bit bar line is more released, and the current flowing in the bit bar line is smaller than the bit line. Therefore, the data bus line 16 has a slightly larger current flow than the data bus bar line 16 ', and the data bus line 16 and the data bus bar line 16' have minute voltage differences with each other. do.
따라서, 제1전류감지증폭부(28')에서, 트랜지스터 N21, N22의 게이트에는 데이터버스라인(16)이 전류가 공급되고 트랜지스터 N23, N24에는 데이터버스바라인(16')의 전류가 공급되므로, 트랜지스터 N21, N22의 게이트에는 트랜지스터 N23, N24의 게이트 보다 상대적으로 많은 전류가 공급되어 전압이 높아지며, 트랜지스터 P21, P22의 게이트에는 트랜지스터 P23, P24보다 상대적으로 적은 전류가 공급되어 전압이 낮아진다. 그렇기 때문에 제1노드(D1)에 흐르는 전류와 제2노드(D2)에 흐르는 전류의 차는 더욱 커지게 된다. 다시 말하면, 제1노드(D1)와 제2노드(D2)의 전압차는 더욱 커진다.Therefore, in the first current sensing amplifier 28 ', the data bus line 16 is supplied to the gates of the transistors N21 and N22, and the currents of the data bus bar line 16' are supplied to the transistors N23 and N24. The gates of the transistors N21 and N22 are supplied with more current than the gates of the transistors N23 and N24 to increase the voltage, and the gates of the transistors P21 and P22 are supplied with relatively less current than the transistors P23 and P24, thereby lowering the voltage. Therefore, the difference between the current flowing through the first node D1 and the current flowing through the second node D2 becomes larger. In other words, the voltage difference between the first node D1 and the second node D2 becomes larger.
그리고, 제2전류감지증폭부(28)에서, 트랜지스터 N25, N26은 제1노드(D1) 및 제2노드(D2)의 전류가 접지전압단으로 빠지는 전류량을 조절하여, 제1노드(D1)와 제2노드(D2)의 전압차는 더욱 증폭되게 된다.In the second current sensing amplifier 28, the transistors N25 and N26 adjust the amount of current at which the currents of the first node D1 and the second node D2 fall to the ground voltage terminal, and thus, the first node D1. The voltage difference between the second node D2 and the second node D2 is further amplified.
그리고, 상기 제1노드(D1) 및 제2노드(D2)의 전압은 다시 전압감지증폭기(29)인 전류미러형 감지증폭기에서 최종적으로 증폭된 후 출력(Sout) 된다.The voltages of the first node D1 and the second node D2 are finally amplified in the current mirror type sensing amplifier, which is the voltage sensing amplifier 29, and then output.
제4도 및 제5도는 제1도에 도시된 종래의 감지증폭기 특성 그래프이고 제6도 및 제7도는 본 발명에 따른 감지증폭기의 특성 그래프로서, 제4도는 Vcc=3.7V, 0℃에서 측정한 비트라인과 비트바라인, 전류감지증폭부(28)의 출력신호(S1,/S1), 전압감지증폭부(29)의 출력신호(Sout)의 전압 대 시간 특성을 도시해주고 있다. 또한, 제5도는 Vcc=2.9V, 85℃에서, 제6도는 Vcc=3.7V, 0℃에서, 제7도는 Vcc=2.9V, 85℃에서의 각각의 값을 도시한 그래프이다.4 and 5 are graphs of characteristics of the conventional sensing amplifier shown in FIG. 1, and FIGS. 6 and 7 are characteristic graphs of the sensing amplifier according to the present invention, and FIG. 4 is measured at Vcc = 3.7V and 0 ° C. The voltage vs. time characteristics of one bit line, a bit bar line, an output signal S1, / S1 of the current sensing amplifier 28, and an output signal Sout of the voltage sensing amplifier 29 are shown. 5 is a graph showing values at Vcc = 2.9 V and 85 ° C, FIG. 6 at Vcc = 3.7V and 0 ° C, and FIG. 7 at Vcc = 2.9V and 85 ° C.
이상, 상기 설명과 같은 본 발명의 감지증폭기는 낮은 공급전압에서 그리고 셀의 전류변화에 큰 영향을 받지 않고 안정된 증폭 및 고속동작을 이루어 소자의 신뢰성을 향상시키는 효과를 가져온다.As described above, the sense amplifier of the present invention as described above achieves stable amplification and high speed operation at low supply voltage and without being greatly influenced by the current change of the cell, thereby improving the reliability of the device.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950004624A KR0172517B1 (en) | 1995-03-07 | 1995-03-07 | Sense amplifier |
Country Status (1)
| Country | Link |
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| KR (1) | KR0172517B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842899B1 (en) * | 2001-10-23 | 2008-07-02 | 주식회사 하이닉스반도체 | Current sense amplifier circuit |
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-
1995
- 1995-03-07 KR KR1019950004624A patent/KR0172517B1/en not_active IP Right Cessation
Cited By (1)
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| KR100842899B1 (en) * | 2001-10-23 | 2008-07-02 | 주식회사 하이닉스반도체 | Current sense amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
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