KR100329737B1 - Low power and high speed latch type current sense amplifier - Google Patents
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Abstract
본 발명은 한 쌍의 비트라인 사이의 전류차를 감지하여 전류의 변화에 의한 전압 변화를 통해 데이터를 증폭 함으로서 비트라인의 저항과 기생 커패시턴스의 영향을 받지 않아 고속으로 동작하고, 래치 형태로 구성하여 DC 전류 패스를 최소화 함으로써 저 소비 전력 특성을 갖는 반도체메모리소자를 구현하기 위한 것으로서, 읽기 동작에서 셀 데이터에 의해 구동된 정비트라인과 부비트라인의 전류차를 감지하여 증폭하는 반도체메모리소자의 전류감지증폭장치에 있어서, 크로스 커플 증폭기로 구성되어, 정비트라인과 부비트라인의 전류 차이를 전압 신호로 바꾸어 증폭하는 전류감지 증폭 수단; 및 센스 인에이블 신호에 의하여 상기 전류감지 증폭수단을 활성화 시키고 읽기 인에이블 신호에 의하여 정비트 라인과 부비트 라인을 접지시키는 스위칭 수단을 구비한다.The present invention senses the current difference between a pair of bit lines and amplifies the data through a voltage change caused by a change in current, thereby operating at high speed without being affected by the resistance and parasitic capacitance of the bit line, and configured in a latch form. A semiconductor memory device having a low power consumption characteristic by minimizing a DC current path. The current of a semiconductor memory device that senses and amplifies a current difference between a positive bit line and a sub bit line driven by cell data in a read operation. A sense amplifier, comprising: a current sense amplification means, comprising a cross-coupled amplifier, for amplifying by converting a current difference between a positive bit line and a sub bit line into a voltage signal; And a switching means for activating the current sensing amplification means by a sense enable signal and grounding the right bit line and the sub bit line by a read enable signal.
Description
본 발명은 반도체메모리소자에 관한 것으로서, 특히 한 쌍의 비트라인 사이의 전류차를 감지 및 증폭하여 동작속도가 향상되고 전력소비를 줄인 반도체메모리소자의 전류감지증폭장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a current sensing amplifier of a semiconductor memory device in which an operation speed is improved and power consumption is reduced by sensing and amplifying a current difference between a pair of bit lines.
일반적으로, 반도체 공정 기술 및 설계 기술이 급속도로 발전하여 낮은 전원전압의 사용이 가능해지면서 반도체 메모리의 기억 용량도 이제는 기가(giga) 급을 개발하기에 이르렀다. 한편, 전력소모를 줄이기 위해 전원 전압을 낮추고 작은 면적 내에 보다 많은 소자들을 집적시킴으로써 메모리 셀에 저장된 데이터가 비트라인에 실리면서 나타나는 전압이 저용량의 메모리에 비해 상대적으로 매우 작다.In general, semiconductor process technology and design technology have been rapidly developed to enable the use of low power supply voltage, and thus the memory capacity of semiconductor memory has now developed to a giga level. On the other hand, by lowering the power supply voltage and integrating more elements in a small area to reduce power consumption, the voltage displayed as data stored in the memory cell is loaded on the bit line is relatively small compared to the low-capacity memory.
도1은 종래의 전압감지증폭기의 회로도로서, 메모리 셀의 데이터를 증폭하는 전압감지증폭기(100)는 크로스 커플드 래치(cross coupled latch)의 형태로 메모리의 정비트라인(BL) 및 부비트라인(/BL)과 연결되는데, 게이트가 상기 정비트라인(BL)과 연결되어 소스-드레인 경로를 통해 상기 부비트라인(/BL)을 풀업(pull up)하는 PMOS트랜지스터 PM12와, 게이트가 상기 정비트라인(BL)과 연결되어 소스-드레인 경로를 통해 상기 부비트라인(/BL)을 풀다운(pull down)하는 NMOS트랜지스터 NM12와, 게이트가 상기 부비트라인(/BL)과 연결되어 소스-드레인 경로를 통해 상기 정비트라인(BL)을 풀업하는 PMOS트랜지스터 PM11과, 게이트가 상기 부비트라인(/BL)과 연결되어 소스-드레인 경로를 통해 상기 정비트라인(BL)을 풀다운하는 NMOS트랜지스터 NM11로 이루어진다.1 is a circuit diagram of a conventional voltage sensing amplifier, in which the voltage sensing amplifier 100 for amplifying data of a memory cell is a positive bit line BL and a sub bit line of a memory in the form of a cross coupled latch. A PMOS transistor PM12 connected to a positive bit line BL to pull up the sub bit line / BL through a source-drain path, and the gate is maintained An NMOS transistor NM12 connected to a transistor BL to pull down the sub-bit line / BL through a source-drain path, and a gate connected to the sub-bit line / BL to source-drain PMOS transistor PM11 that pulls up the bit line BL through a path, and NMOS transistor NM11 whose gate is connected to the sub bit line / BL to pull down the bit line BL through a source-drain path. Is made of.
상기 전압감지증폭기(100)는 상기 정비트라인(BL)에 실리는 전압 레벨과 상기 부비트라인(/BL) 전압 레벨을 입력으로 하여 상대적인 전압차를 감지하고 이를 증폭하는 방식으로서, 상기 정비트라인에 상대적으로 높은 전압이 인가되는 경우에 상기 NM12가 턴-온되어 상기 부비트라인의 전위를 낮추어 주고 이에 응답하여 상기PM11이 턴-온되어 상기 정비트라인의 전위를 높여 줌으로써 비트라인간의 전위차가 더 커지고, 상기 동작이 반복적으로 수행되면서 최종적으로는 상기 정비트라인을 공급전압 레벨로 상기 부비트라인을 접지전압 레벨로 전압차를 증폭한다.The voltage sensing amplifier 100 detects and amplifies a relative voltage difference by inputting the voltage level loaded on the positive bit line BL and the voltage level of the sub bit line (BL). When a relatively high voltage is applied to phosphorus, the NM12 is turned on to lower the potential of the sub bit line, and in response, the PM11 is turned on to increase the potential of the positive bit line, thereby increasing the potential difference between the bit lines. As a result, the operation is repeatedly performed, and finally, the voltage difference is amplified from the positive bit line to the supply voltage level and the sub bit line to the ground voltage level.
그러나, 메모리의 용량이 증가함에 따라 비트라인과 연결된 메모리 셀의 수와 비트라인의 길이가 증가하여 비트라인의 저항 및 기생 커패시턴스(capacitance)가 증가하여 메모리 셀과 감지증폭기의 로드로서 작용하게 된다. 따라서, 메모리 셀의 구동력이 동일할 경우에 두 비트라인에 실리는 전압의 차가 감소하여 이를 감지하기 어려울 뿐만 아니라, 억세스 시간 또한 늘어난다.However, as the capacity of the memory increases, the number of memory cells connected to the bit line and the length of the bit line increase, thereby increasing the resistance and parasitic capacitance of the bit line, thereby acting as a load of the memory cell and the sense amplifier. Therefore, when the driving force of the memory cells is the same, the difference between the voltages on the two bit lines is reduced, making it difficult to detect the same, and also increases the access time.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 한 쌍의 비트라인 사이의 전류차를 감지하여 전류 변화에 의한 전압 변화를 통해 셀 데이터를 증폭 함으로서 비트라인의 저항과 기생 커패시턴스의 영향을 받지 않아 고속으로 동작하고, 래치 형태로 구성하여 DC 전류 패스를 최소화 함으로써 전력소비를 줄인 반도체메모리소자의 전류감지증폭장치를 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, by detecting the current difference between the pair of bit lines to amplify the cell data through the voltage change due to the current change of the resistance of the bit line and parasitic capacitance It is an object of the present invention to provide a current sensing amplification device for a semiconductor memory device, which operates at a high speed without being affected, and is configured in a latch form, thereby minimizing a DC current path, thereby reducing power consumption.
도1은 종래의 전압감지증폭기의 회로도.1 is a circuit diagram of a conventional voltage sensing amplifier.
도2는 본 발명의 일실시예에 따른 래치 형태의 전류감지증폭부의 회로도.Figure 2 is a circuit diagram of a current sensing amplifier of the latch type according to an embodiment of the present invention.
도3a는 도2에서 전류감지 동작시에 사용되는 디바이스를 나타내는 회로도.FIG. 3A is a circuit diagram showing a device used in the current sensing operation in FIG.
도3b는 도2에서 증폭 동작시에 사용되는 디바이스를 나타내는 회로도.FIG. 3B is a circuit diagram showing a device used in the amplifying operation in FIG.
도4는 도2의 동작 타이밍도.4 is an operation timing diagram of FIG. 2;
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
RE : 읽기인에이블신호RE: read enable signal
SE : 센스인에이블신호SE: sense enable signal
상기 목적을 달성하기 위한 본 발명은 읽기 동작에서 셀 데이터에 의해 구동된 정비트라인과 부비트라인의 전류차를 감지하여 증폭하는 반도체메모리소자의 전류감지증폭장치에 있어서, 크로스 커플 증폭기로 구성되어, 정비트라인과 부비트라인의 전류 차이를 전압 신호로 바꾸어 증폭하는 전류감지 증폭 수단; 및 센스 인에이블 신호에 의하여 상기 전류감지 증폭수단을 활성화 시키고 읽기 인에이블 신호에 의하여 정비트 라인과 부비트 라인을 접지시키는 스위칭 수단을 구비하여 이루어진다.The present invention for achieving the above object is a current sensing amplifier of the semiconductor memory device for detecting and amplifying the current difference between the positive bit line and the sub-bit line driven by the cell data in the read operation, and comprises a cross-coupled amplifier A current sensing amplifying means for amplifying the current difference between the positive bit line and the sub bit line by a voltage signal; And a switching means for activating the current sensing amplification means by a sense enable signal and grounding the right bit line and the sub bit line by a read enable signal.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도2는 본 발명의 일실시예에 따른 래치 형태의 전류감지증폭부의 회로도로서, 읽기 동작에서 셀 데이터에 의해 구동된 정비트라인과 부비트라인의 전류차를 감지하여 증폭하는 반도체메모리소자의 전류감지증폭장치에 있어서, 크로스 커플 증폭기로 구성되어 정비트라인(BL)과 부비트라인(/BL)의 전류 차이를 전압 신호로 바꾸어 증폭하는 전류감지 증폭부(100) 및 센스 인에이블 신호(SE)에 의하여 상기 전류감지 증폭부(100)를 활성화 시키고 읽기 인에이블 신호(RE)에 의하여 정비트 라인(OUT)과 부비트 라인(/OUT)을 접지시키는 스위칭부(200)를 구비한다.구체적으로, 전류감지증폭부(100)는, 게이트로 부출력단(/OUT)을 입력받아 소스-드레인 경로를 통해 상기 정비트라인(BL)과 정출력단(OUT)을 연결하는 PMOS(PM21)와, 게이트로 상기 정출력단(OUT)을 입력받아 소스-드레인 경로를 통해 상기 부비트라인(/BL)과 상기 부출력단(OUT)을 연결하는 PMOS(PM22)와, 일측은 정출력단(OUT)에 연결되고 게이트는 부출력단(/OUT)에 연결되는 NMOS(NM23) 및 일측은 부출력단(/OUT)에 연결되고 게이트는 정출력단(OUT)에 연결되고 타측은 상기 NMOS(NM23)의 타측과 연결되는 NMOS(NM24)를 포함하여 실시 구성되며,스위칭부(200)는, 읽기 인에이블 신호(RE)에 의하여 상기 NMOS(NM23)와 NMOS(NM24)의 타측이 공동으로 연결된 노드를 접지시키는 NMOS(NM25)와, 센스 인에이블 신호(SE)에 의하여 상기 정출력단(OUT)과 부출력단(/OUT)을 각각 접지시키는 NMOS(NM21) 및 NMOS(NM22)를 포함하여 실시 구성된다.2 is a circuit diagram of a latch-type current sensing amplifier according to an embodiment of the present invention, in which a current of a semiconductor memory device is sensed and amplified by a current difference between a positive bit line and a sub bit line driven by cell data in a read operation. In the sense amplifier, the current sense amplifier 100 and the sense enable signal (SE) configured as a cross-coupled amplifier for converting and amplifying the current difference between the positive bit line (BL) and the sub bit line / BL by a voltage signal And a switching unit 200 for activating the current sensing amplifier 100 and grounding the bit line OUT and the sub bit line / OUT by a read enable signal RE. The current sensing amplifier 100 may include a PMOS PM21 that receives the negative output terminal / OUT through a gate and connects the positive bit line BL and the positive output terminal OUT through a source-drain path, The positive output terminal (OUT) is input to a gate and source- PMOS PM22 connecting the sub bit line / BL and the sub output terminal OUT through a lane path, one side of which is connected to the positive output terminal OUT, and a NMOS gate connected to the sub output terminal / OUT. (NM23) and one side is connected to the negative output terminal (/ OUT), the gate is connected to the positive output terminal (OUT) and the other side is configured and implemented including an NMOS (NM24) connected to the other side of the NMOS (NM23), The 200 may be connected to the NMOS NM25 for grounding a node jointly connected to the other side of the NMOS NM23 and the NMOS NM24 by a read enable signal RE, and by a sense enable signal SE. An NMOS NM21 and an NMOS NM22 for grounding the positive output terminal OUT and the negative output terminal / OUT, respectively, are implemented.
여기서, 상기 센스 인에이블 신호(SE)는 읽기동작 이전의 스탠바이 모드(standby mode)에서 액티브되어 읽기동작에서 상기 정비트라인과 상기 부비트라인의 전류차를 감지하여 증폭이 일어나기 전까지 액티브되는 신호이고, 상기 읽기인에이블신호(RE)는 상기 센스인에이블신호가 디스에이블되고 증폭동작이 시작될 때 액티브되는 신호이다.Here, the sense enable signal SE is a signal which is activated in a standby mode before a read operation and is activated until amplification occurs by detecting a current difference between the right bit line and the sub bit line in a read operation. The read enable signal RE is a signal that is activated when the sense enable signal is disabled and an amplification operation is started.
도4의 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 일실시예에 따른 동작에 대하여 살펴본다.An operation according to an embodiment of the present invention having the above configuration will be described with reference to the timing diagram of FIG.
읽기 동작이 시작하기에 앞서 스탠바이 모드(stand-by mode)에서 상기 읽기인에이블신호(RE)는 '로우'를 유지하여 상기 증폭부는 디스에이블되며, 상기 센스인에이블신호(SE)는 '하이' 레벨로 입력되어 상기 NMOS(NM21)과 상기 NMOS(NM22)가 턴-온되어 상기 정출력단(OUT)과 상기 부출력단(/OUT)을 '로우'로 프리차지하여 감지증폭을 준비한 상기 스탠바이 모드에서, 상기 정비트라인(BL)과 상기 부비트라인(/BL)에 흐르는 전류 I1 과 I2는 거의 동일하다.Before the read operation starts, the read enable signal RE is kept low in the stand-by mode so that the amplification unit is disabled, and the sense enable signal SE is high. In the standby mode in which the NMOS NM21 and the NMOS NM22 are turned on to precharge the positive output terminal OUT and the negative output terminal / OUT to a low level to prepare a sense amplifier. The currents I1 and I2 flowing in the positive bit line BL and the sub bit line / BL are almost the same.
입력되는 어드레스(address)신호에 의해 워드라인이 활성화되면 메모리 셀에 저장되어 있던 데이터가 상기 정비트라인(BL) 및 상기 부비트라인 (/BL)에 실리면서 읽기동작이 시작되고, 상기 정비트라인과 상기 부비트라인에 상기 데이터가 실리면 상기 정비트라인과 상기 부비트라인의 전류감지동작이 먼저 일어난다.When a word line is activated by an input address signal, data stored in a memory cell is loaded on the positive bit line BL and the sub bit line / BL, and a read operation is started. When the data is loaded on the causal bit and the sub bit line, a current sensing operation of the positive bit line and the sub bit line occurs first.
도3a를 참조하여 전류감지동작을 살펴보면, 상기 메모리 셀의 데이터에 따라 상기 PMOS트랜지스터 PM21과 상기 NMOS(NM21)을 흐르는 상기 전류 I1과, 상기 PMOS(PM22)와 상기 NMOS(NM22)를 흐르는 상기 전류 I2 사이에 소정의 전류차 ΔI가 발생한다. 상기 전류차 ΔI에 따라 상기 정출력단(OUT)과 상기 부출력단(/OUT) 사이에는 전압차 ΔV가 존재하게 된다. 상기 전압차 ΔV를 발생시키는 구간을 전류감지동작이 일어나는 구간이라 하며 다음으로 증폭동작이 일어난다.Referring to FIG. 3A, the current sensing operation includes the current I1 flowing through the PMOS transistor PM21 and the NMOS NM21, the current flowing through the PMOS PM22 and the NMOS NM22 according to data of the memory cell. A predetermined current difference ΔI occurs between I2. According to the current difference ΔI, there is a voltage difference ΔV between the positive output terminal OUT and the negative output terminal / OUT. The period in which the voltage difference ΔV is generated is called a period in which the current sensing operation occurs. Next, an amplification operation occurs.
도3b를 참조하여 증폭동작을 살펴보면, 상기 전류감지동작을 통해 상기 전압차 ΔV가 발생하면 상기 센스인에이블신호(SE)가 디스에이블되고, 상기 읽기인에이블신호(RE)가 액티브되어 증폭동작을 시작한다.Referring to FIG. 3B, when the voltage difference ΔV occurs through the current sensing operation, the sense enable signal SE is disabled, and the read enable signal RE is activated to perform the amplification operation. To start.
상기 메모리 셀의 데이터가 '하이'일 경우를 예를 들어 살펴보면, 상기 전류감지동작에 의해 발생한 상기 전압차 ΔV는 상기 PMOS(PM22)의 게이트에 인가되어 상기 전류 I2가 상대적으로 덜 흐르게 하며, 따라서 상기 부출력단(/OUT)의 전압은 낮아지게 된다. 전위가 낮아진 상기 부출력단(/OUT)은 상기 PMOS(PM21)의 게이트로 인가되어 상기 전류차 ΔI를 크게 해주어 결국 상기 전압차 ΔV가 증가하게 된다.For example, when the data of the memory cell is 'high', the voltage difference ΔV generated by the current sensing operation is applied to the gate of the PMOS PM22 so that the current I2 flows relatively less. The voltage at the negative output terminal / OUT is lowered. The negative output terminal / OUT having a lowered potential is applied to the gate of the PMOS PM21 to increase the current difference ΔI, thereby increasing the voltage difference ΔV.
상기 전압차 ΔV의 증가는 상기 PMOS(PM21), 상기 PMOS(PM22), 상기 NMOS(NM23), 및 상기 NMOS(NM24)가 프로세스 (process)의 변화에 의해 미스매치(mismatch)가 발생하여 생기는 오프-셋(offset) 전압을 보상하여 결과적으로 감지 및 증폭 동작의 안정을 꾀하게 된다.The increase in the voltage difference ΔV is caused by a mismatch of the PMOS PM21, the PMOS PM22, the NMOS NM23, and the NMOS NM24 due to a change in a process. Offset voltage is compensated for, resulting in stable sensing and amplification.
또한, 상기 전류감지 증폭부(100)의 회로는 크로스-커플드(cross-coupled) 래치(latch)의 형태로 구성하였기 때문에 DC 전류 패스(path)가 형성되지 않아 전력 소모를 줄일 수 있다.In addition, since the circuit of the current sensing amplifier 100 is configured in the form of a cross-coupled latch, a DC current path is not formed, thereby reducing power consumption.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은, 반도체메모리소자의 전류감지증폭장치에 있어서 한 쌍의 비트라인 사이의 전류차를 감지하여 전류의 변화에 의한 전압 변화를 통해 셀 데이터를 증폭 함으로서 비트라인의 저항과 기생 커패시턴스의 영향을받지 않아 고속으로 동작하고, 래치 형태로 구성하여 DC 전류 패스를 최소화 함으로써 저 소비 전력 특성을 갖는다.According to the present invention, the current sensing amplifier of a semiconductor memory device senses a current difference between a pair of bit lines and amplifies cell data through a voltage change caused by a change in current. It is operated at high speed without being affected by capacitance, and has a low power consumption characteristic by minimizing DC current path by configuring in a latch form.
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