KR0172508B1 - Bit serial sorter in ascending/descending - Google Patents
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Abstract
본 발명은 소정 비트로 묶여진 다수개의 데이터를 시퀀스(정렬하고자 하는 데이터 뭉치를 말함)의 갯수에 상관없이 오름차순으로 정렬하고 내림차순으로 정렬하는 것이 모두 가능한 비트 시리얼 디지틀 정렬기(bit serial sorter in ascending/descending)에 관한 것으로, 디지틀 정렬기에 있어서, 외부로부터 입력되는 선택신호를 소정비트 간격만큼 지연시키는 제1지연수단과, 상기 선택신호에 따라 외부로부터 입력되는 데이터에 대하여 오름차순 정렬 또는 내림차순 정렬을 수행하는 적어도 하나의 단위정렬 수단을 구비하는 것을 특징으로 하여 하나의 디지틀 정렬기로 오름차순, 내림차순 정렬을 모두 수행할 수 있는 효과가 있다.The present invention is a bit serial sorter in ascending / descending capable of sorting in ascending order and descending order regardless of the number of sequences (referring to the data bunch to be sorted) of a plurality of data grouped by a predetermined bit. A digital sorter comprising: first delay means for delaying a selection signal input from the outside by a predetermined bit interval, and at least one of performing ascending or descending sorting on data input from the outside according to the selection signal. It is characterized in that it comprises a unit sorting means of having an effect that can perform both ascending and descending sorting in one digital sorter.
Description
제1도는 본 발명에 적용되는 통상적인 비교기의 블록도.1 is a block diagram of a conventional comparator applied to the present invention.
제2도는 상기 제1도의 통상적인 비교기에 대한 상태 천이도.2 is a state transition diagram for the conventional comparator of FIG.
제3a도 및 제3b도는 종래의 디지틀 정렬기의 블록도.3A and 3B are block diagrams of conventional digital aligners.
제4도는 본 발명에 따른 디지틀 정렬기의 일실시 블록도.4 is an embodiment block diagram of a digital aligner in accordance with the present invention.
본 발명은 비트 단위의 데이터를 정렬하는 디지틀 정렬기에 관한 것으로서, 특히 소정 비트로 묶여진 다수개의 데이터를 시퀀스(정렬하고자 하는 데이터 뭉치를 말함)의 갯수에 상관없이 오름차순으로 정렬하고 내림차순으로 정렬하는 것이 모두 가능한 비트 시리얼 디지틀 정렬기(bit serial sorter in ascending/descending)에 관한 것이다.The present invention relates to a digital sorter for sorting data in bit units, and in particular, it is possible to sort a plurality of pieces of data grouped by a predetermined bit in ascending order and descending order regardless of the number of sequences (referring to the data bunch to be sorted). Bit serial sorter in ascending / descending.
일반적으로 정렬기란, 데이터 프로세싱에 가장 중요한 요소중의 하나로, 여러 숫자를 크기순, 즉 오름차순 또는 내림차순으로 재배열하는 장치이다.In general, a sorter is one of the most important elements for data processing, and is a device for rearranging several numbers in ascending or descending order.
제1도는 정렬기를 구성하는데 있어서 가장 일반적으로 사용되는 비교기의 블록도로서, 제1 및 제2데이터 입력단자(A,B), 제1 및 제2데이터 출력단자(H,L) 및 리셋신호가 입력되는 리셋단자(R)로 이루어지며, 그 자세한 회로는 엠.아프가히(M.Afghahi)의 논문에 있으므로 상세 회로는 생략한다.FIG. 1 is a block diagram of a comparator most commonly used in configuring an aligner. The first and second data input terminals A and B, the first and second data output terminals H and L, and a reset signal are shown in FIG. It consists of the reset terminal (R) that is input, and detailed circuit is omitted in the paper of M. Afghahi since the detailed circuit is omitted.
제2도는 상기 제1도의 비교기에 대한 상태 천이도이다. 제1도 및 제2도를 참조하여, 비교기의 동작을 살펴본다.2 is a state transition diagram for the comparator of FIG. Referring to FIGS. 1 and 2, the operation of the comparator will be described.
초기 상태가 S0이고, 제1 및 제2데이터 입자단자(A,B)에 입력되는 데이터 값이 동일하면 제1 및 제2데이터 출력단자(H,L)에 같은 값을 출력하고, 제1데이터 입력단자(A)에 입력되는 데이터 값이 제2데이터 입력단자(B)에 입력되는 데이터 값보다 크면 제1데이터 출력단자(H)에 제1데이터 입력단자(A)의 데이터 값을 제2데이터 출력단자(L)에 제2데이터 입력단자(B)의 데이터 값을 각각 출력하는 S1상태가 된다. 반대로 제2데이터 입력단자(B)에 입력되는 데이터 값이 제1데이터 입력단자(A)에 입력되는 데이터 값보다 크면 제1데이터 출력단자(H)에 제2데이터 입력단자(B)의 데이터 값을, 제2데이터 출력단자(L)에 제1데이터 입력단자(A)의 데이터 값을 각각 출력하는 S2상태가 된다. 그리고, 상기 S1또는 S2상태에서 리셋 단자(R)로 입력되는 값이 '1'로 천이될 때 다시 S0상태로 복귀된다.If the initial state is S 0 and the data values input to the first and second data particle terminals A and B are the same, the same value is output to the first and second data output terminals H and L, and the first value is output. If the data value input to the data input terminal A is greater than the data value input to the second data input terminal B, the data value of the first data input terminal A is converted to the first data output terminal H. In the S 1 state, the data values of the second data input terminal B are output to the data output terminal L, respectively. On the contrary, if the data value input to the second data input terminal B is larger than the data value input to the first data input terminal A, the data value of the second data input terminal B to the first data output terminal H. The state S 2 for outputting data values of the first data input terminal A to the second data output terminal L, respectively. When the value input to the reset terminal R in the S 1 or S 2 transitions to '1', the signal returns to the S 0 state again.
상기와 같은 비교기를 사용하여 구성한 종래의 디지틀 정렬기를 제3a도 및 제3b도를 참조하여 살펴본다.A conventional digital aligner constructed using the comparator as described above will be described with reference to FIGS. 3A and 3B.
제3a도는 하나의 시퀀스를 오름차순으로 정렬하는 종래의 디지틀 정렬기의 블록도로서, 하나의 시퀀스를 이루는 데이터의 개수(m)만큼의 다수의 비교기(C1,C2,...Cm)를 구비하여 직렬로 연결하되, 제2데이터 출력단자(L)에서 출력되는 신호는 상기 하나의 데이터를 이루는 비트수(b)만큼 구비되어 직렬 연결된 b개의 쉬프트 레지스터(shift register, D1,D2...Db)를 거쳐 자신의 제2데이터 입력단자(B)로 피드백되도록 구성한다.FIG. 3a is a block diagram of a conventional digital sorter for sorting one sequence in ascending order, where a number of comparators (C 1 , C 2 , ... C m ) are equal to the number (m) of data constituting one sequence. And serially connected to each other, and the signals output from the second data output terminal (L) are provided by the number of bits (b) constituting the one data so that the number of b shift registers (D 1 , D 2 connected in series) is provided. ... D b ) is configured to be fed back to its second data input terminal (B).
그리고 다수의 지연기(bT)가 직렬로 연결되어 앞단의 비교기에 입력되는 리셋신호를 b비트의 비트간격(T) 만큼 지연시켜 다음단의 비교기에 입력하므로서 하나의 비교기가 b비트의 비교를 모두 수행한 후, 다음 b비트의 비교를 수행할 수 있도록 처음상태(S0)가 되도록 초기화하는 것이다.In addition, a plurality of delayers (bT) are connected in series to delay the reset signal input to the comparator of the preceding stage by the bit interval (T) of the b bits, and input the next comparator to the next stage of comparator. After executing, it initializes to the initial state (S 0 ) so that the next b-bit comparison can be performed.
상기와 같은 구성되어 하나의 시퀀스를 오름차순으로 정렬하는 디지틀 정렬기의 동작을 구체적으로 살펴보면 다음과 같다.The operation of the digital sorter configured as described above and sorting one sequence in ascending order will be described in detail as follows.
먼저 입력 데이터를 가하기 전에 제일 큰 값(최대값) 즉, b비트의 111...1을 입력하면 비교기(C1)의 쉬프트 레지스터(D1∼Db)에 상기 최대값이 들어가게 된다. 다음으로, 입력 데이터를 가하면 상기 최대값이 입력 데이터보다 크기 때문에 비교기(C2)의 쉬프트 레지스터(D1∼Db)에 상기 최대값이 들어가게 된다.First, when the largest value (maximum value), i.e., 111 ... 1 bits, is input before applying input data, the maximum value enters the shift registers D 1 to D b of the comparator C 1 . Next, when the input data is added, the maximum value is entered into the shift registers D 1 to D b of the comparator C 2 because the maximum value is larger than the input data.
이러한 방법으로, 마지막 비교기(Cm)의 제1데이터 출력단자(H)로부터 최대값이 출력된 후, 오름차순으로 정렬된 데이터가 나오기 시작하는데, 비교기(C1)에서 쉬프트 레지스터(D1∼Db)의 오름차순으로 정렬된 값의 첫번째 값을 비교기(C2)로 보내기 위해서는 b비트의 000...0을 입력에 가해야 한다. 따라서 출력에서는 최대값이 나온 이후에서부터 최소값까지의 데이터를 취하면 오름차순으로 정렬된 데이터를 얻을 수 있다.In this way, after the maximum value is output from the first data output terminal H of the last comparator C m , the data sorted in ascending order starts, and the shift registers D 1 to D are used in the comparator C 1 . b ) To send the first value of the values sorted in ascending order to the comparator (C 2 ), we need to add b ... 000 ... 0 to the input. So in the output, you can get the data sorted in ascending order by taking the data from the maximum to the minimum.
그리고 이 최소값을 천이시키려면 입력에 계속 최소값을 취하던가 다른 시퀀스(즉, 두번째 시퀀스)를 정렬하려면 내림차순으로 하면 되는데, 이러한 데이터의 여러 시퀀스를 오름차순과 내림차순으로 번갈아 정렬하기 위해 제3b도와 같이 구성한다.To shift this minimum, you can either keep the minimum on the input or sort in descending order to sort the other sequence (i.e., the second sequence), as shown in Figure 3b for sorting multiple sequences of this data in ascending and descending order. .
제3b도는 종래의 또다른 일실시예인 디지틀 정렬기의 블록도로서, 그 구성을 살펴보면 상기 제3a도의 구성에서, 각 비교기의 제1 및 제2데이터 출력단자(H,L)에 각각 연결되되, 외부로부터 입력되는 인에이블 신호를 (b+1)T만큼 차례로 지연시키는 직렬 연결된 다수의 지연기((b+1)T1)로부터 출력되는 지연된 인에이블 신호에 응답하여 구동하는 제1 및 제2역다중화기(de-multiplexor), 및 상기 인에이블 신호와 입력 데이터를 입력받아 배타적 논리합하여 최초 비교기(C1)의 제1데이터 입력단자(A)로 출력하는 배타적 논리합 게이트(XOR1)와, 상기 최종 지연기((b+1)T1)로부터 출력되는 지연된 인에이블 신호와 최종 비교기(Cm)의 제1역다중화기로부터 출력되는 데이터를 배타적 논리합하여 최종 출력하는 배타적 논리합 게이트(XOR2)를 더 포함한다.FIG. 3b is a block diagram of another conventional digital sorter. Referring to the configuration of FIG. 3a, the configuration of FIG. 3a is connected to the first and second data output terminals H and L of each comparator. The first and second inverses are driven in response to delayed enable signals output from a plurality of serially connected delayers ((b + 1) T1) which in turn delay the enable signals input from the outside by (b + 1) T. A demultiplexor, an exclusive OR gate XOR1 for receiving the enable signal and the input data and performing an exclusive OR and outputting the exclusive data to the first data input terminal A of the first comparator C 1 , and the final delay. An exclusive OR gate XOR2 exclusively ORs and finally outputs the delayed enable signal output from the group (b + 1) T1 and the data output from the first demultiplexer of the final comparator C m .
여기서는 시퀀스 간격마다 최대값과 최소값을 집어넣지 않고 계속 최대값을 가하여 시퀀스를 번갈아 인에이블 신호를 '1'로 하고, 배타적 논리합해서 반전시킨다. 즉, 첫번째 시퀀스는 오름차순으로 하고 두번째 시퀀스는 최대값을 반전시켜 최소값으로 한 다음 첫번째 시퀀스를 밀어내는 역할을 함과 동시에 내림차순으로 정렬한다. 그리고 입력을 반전시켜 내림차순으로 정리한 다음 반전시켜 출력하게 되면 오름차순으로 정렬한 값을 얻게 되어 결국은 한가지 동작만을 하게 된다.Here, instead of inserting the maximum value and the minimum value at each interval, the maximum value is continuously added, and the enable signal is alternately set to '1', and the exclusive OR is inverted. That is, the first sequence is in ascending order and the second sequence is inverted to the minimum value to make the minimum value, and then the first sequence is pushed down and sorted in descending order. If you invert the input and arrange it in descending order, then invert it and output it, you will get the values sorted in ascending order.
즉, 상기와 같은 종래의 디지틀 정렬기는 결국 오름차순 및 내림차순 중 한가지로 밖에 정렬하지 못하는 문제가 있다.That is, the conventional digital aligner as described above has a problem in that only one sort in ascending and descending order.
따라서 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 하나의 디지틀 정렬기로 소정 비트로 묶여진 다수개의 데이터를 시퀀스의 갯수에 상관없이 오름차순 및 내림차순으로 모두 정렬할 수 있는 비트 시리얼 디지틀 정렬기를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and provides a bit serial digital sorter capable of sorting a plurality of pieces of data bounded by a predetermined bit with one digital sorter in ascending and descending order regardless of the number of sequences. There is a purpose.
상기 목적을 달성하기 위한 본 발명은, 비트 시리얼 디지틀 정렬기에 있어서, 다수 스테이지의 단위 정렬수단을 포함하며, 상기 단위 정렬수단은, 외부로부터 입력되는 선택신호를 소정비트 간격만큼 지연시켜 출력하는 제1지연수단; 외부로부터 입력되는 리셋신호에 응답하여 초기화되고, 제1데이터 입력단자 및 제2데이터 입력단자로 각각 입력되는 값을 서로 비교하여 큰 값을 제1데이터 출력단자로, 작은 값을 제2데이터 출력단자로 출력하는 비교수단; 외부로부터 입력되는 인에이블 신호를 소정비트 간격만큼 지연시켜 출력하는 제2지연수단; 상기 제1지연수단으로부터 출력되는 선택 신호에 응답하여 상기 제1데이터 출력단자 및 상기 제2데이터 출력단자로부터 출력되는 값 중 하나를 선택적으로 출력하는 다중화 수단; 상기 제2지연수단으로부터 출력되는 인에이블 신호에 응답하여 상기 다중화 수단의 출력값을 다음 스테이지에 구비된 비교수단의 제1데이터 입력단자 및 쉬프트 수단으로 출력하는 역다중화 수단; 및 상기 역다중화 수단으로부터 출력되는 값을 입력받아 쉬프트하여 상기 제2데이터 입력단자로 피드백 입력하는 상기 쉬프트 수단을 포함하여, 상기 선택신호에 따라 외부로부터 입력되는 데이터를 오름차순 또는 내림차순으로 정렬하도록 구성되는 것을 특징으로 한다.In accordance with another aspect of the present invention, a bit serial digital aligner includes a plurality of stages of unit alignment means, and the unit alignment means includes: a first output delaying a selection signal input from the outside by a predetermined bit interval; Delay means; It is initialized in response to a reset signal input from the outside, and compares the values input to the first data input terminal and the second data input terminal, respectively, and compares the larger value with the first data output terminal and the smaller value with the second data output terminal. Comparing means for outputting; Second delay means for delaying the enable signal input from the outside by a predetermined bit interval and outputting the delayed signal; Multiplexing means for selectively outputting one of values output from the first data output terminal and the second data output terminal in response to a selection signal output from the first delay means; Demultiplexing means for outputting the output value of the multiplexing means to the first data input terminal and the shifting means of the comparison means provided in the next stage in response to the enable signal output from the second delay means; And shifting means for receiving a value outputted from the demultiplexing means and shifting the feedback to input the second data input terminal to sort the data inputted from the outside according to the selection signal in ascending or descending order. It is characterized by.
이하, 첨부된 제4도를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying Figure 4 will be described an embodiment of the present invention;
제4도는 본 발명에 따른 디지틀 정렬기의 일실시 블록도로서, 상기 제3b도의 구성에서 외부로부터 입력되는 선택 신호를 (b+1)T2만큼 차례로 지연시키는 직렬로 연결된 다수의 지연기((b+1)T2)와, 상기 지연기((b+1)T2)로부터 출력되는 각각 지연된 선택신호에 응답하여 각 비교기의 제1데이터 출력단자(H)와 제2데이터 출력단자(L)로부터 출력되는 데이터 중 하나를 선택하여 제1역다중화기로 출력하는 다수의 제1다중화기와, 상기 지연기((b+1)T2)로부터 출력되는 각각 지연된 선택신호에 응답하여 각 비교기의 제1데이터 출력단자(H)와 제2데이터 출력단자(L)로부터 출력되는 데이터 중 하나를 선택하여 제2역다중화기로 출력하는 다수의 제2다중화기를 더 포함한다.4 is an embodiment block diagram of a digital aligner according to the present invention. In the configuration of FIG. 3b, a plurality of serially connected delayers ((b + 1) T2 sequentially delay the selection signal input from (b + 1) T2 +1) T2) and output from the first data output terminal H and the second data output terminal L of each comparator in response to the delayed selection signal output from the delay unit (b + 1) T2, respectively. A plurality of first multiplexers for selecting one of the data to be output to the first demultiplexer, and a first data output terminal of each comparator in response to each delayed selection signal output from the delay unit (b + 1) T2; And a plurality of second multiplexers for selecting one of data output from (H) and the second data output terminal L and outputting the selected one to the second demultiplexer.
즉, 오름차순 또는 내림차순으로 한가지 동작만을 하는 디지틀 정렬기에서 비교기의 제1데이터 출력단자(H) 및 제2데이터 출력단자(L)와 역다중화기 간에 다중화기를 추가하여 선택신호에 의해 오름차순이나 내림차순으로 정렬한다. 제1다중화기는 선택신호가 '0'일 때 제1데이터 출력단자(H)로부터 출력되는 데이터를 선택하여 제1역다중화기로 출력하고, 선택신호가 '1'일 때 제2데이터 출력단자(L)로부터 출력되는 데이터를 선택하여 제1역다중화기로 출력한다. 또한, 제2다중화기는 선택신호가 '0'일 때 제2데이터 출력단자(L)로부터 출력되는 데이터를 선택하여 제2역다중화기로 출력하고, 선택신호가 '1'일 때 제1데이터 출력단자(H)로부터 출력되는 데이터를 선택하여 제2역다중화기로 출력한다.That is, in the digital sorter which performs only one operation in ascending or descending order, the multiplexer is added between the first data output terminal (H) and the second data output terminal (L) and the demultiplexer of the comparator and sorted in ascending or descending order by the selection signal. do. The first multiplexer selects data output from the first data output terminal H when the selection signal is '0' and outputs the data to the first demultiplexer. When the selection signal is '1', the second data output terminal L is selected. Select the data to be output from the output to the first demultiplexer. In addition, the second multiplexer selects data output from the second data output terminal L when the selection signal is '0' and outputs the data to the second demultiplexer, and when the selection signal is '1', the first data output terminal. The data output from (H) is selected and output to the second demultiplexer.
본 발명과 관련된 참고문헌은 엠.아프가히(M.Afghahi)가 쓴 책(A512-16-b Bit serial sorter chip)에 나와 있으며, 그 문헌명은 IEEE JSSC.이다.References related to the present invention are found in a book by A. M. Afghahi (A512-16-b Bit serial sorter chip), the name of which is IEEE JSSC.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은, 하나의 디지틀 정렬기로 오름차순, 내림차순 정렬을 모두 수행할 수 있는 효과가 있다.The present invention made as described above has the effect of performing both ascending and descending sorting with one digital sorter.
Claims (2)
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| KR1019950017889A KR0172508B1 (en) | 1995-06-28 | 1995-06-28 | Bit serial sorter in ascending/descending |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR0172508B1 true KR0172508B1 (en) | 1999-03-30 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980069425A (en) * | 1997-02-28 | 1998-10-26 | 이대원 | How to sort table data using state index |
-
1995
- 1995-06-28 KR KR1019950017889A patent/KR0172508B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR19980069425A (en) * | 1997-02-28 | 1998-10-26 | 이대원 | How to sort table data using state index |
Also Published As
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|---|---|
| KR970002592A (en) | 1997-01-28 |
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