KR0172381B1 - 사이클 타임을 줄인 싱크 파이프 라인 출력 버퍼 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
싱크 파이프라인 출력버퍼에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
고속의 동작을 수행하기 위한 싱크 파이프라인 출력 버퍼를 제공함에 있다.
3. 발명의 해결방법의 요지
메모리 셀 어레이의 감지 증폭된 데이터의 출력신호를 수신하여 제 1 및 제 2 신호를 출력하기 위한 제 1수단과, 상기 제 1 및 제 2 신호를 빠른 속도로서 래치 시키기 위하여, 풀 스윙의 중간 레벨로 프리세팅 시키기 위한 쇼트신호를 출력하는 제 2수단과, 상기 쇼트 신호를 지연하여 현 사이클의 데이터를 래치 시키기 위한 신호인 제 3신호를 출력시키기 위한 지연단과, 상기 제 1 및 제 2신호와 반전된 제 3신호가 조합되어 제 4신호를 출력하기 위한 제 3수단과, 상기 제4신호 및 제 3신호와 상기 반전된 제 3신호가 조합되어 제 5신호를 출력하기 위한 제 4수단과, 상기 제 4신호와 제 5신호를 래치하기 위하여 상기 쇼트신호에 의해 제어되는 하이 임피던스 수단과, 다음 사이클링 출력버퍼로부터 데이터를 출력시키기 위한 신호인 상기 제 3 신호와 이의 반전된 신호와, 상기 제 4 신호를 조합하여 제 6신호를 출력하기 위한 제 5수단과, 상기 제 3신호와 이의 반전된 신호와, 상기 제 5신호를 조합하여 제 7신호를 출력하기 위한 제 6수단과, 상기 제 6신호와 상기 제 7신호를 래치 시키기 위한 인버터로 이루어진 제 7수단과, 상기 제 6신호와 외부신호를 조합하여 데이터 신호를 출력하기 위한 제 8수단과, 상기 제 7신호와 외부신호를 조합하여 데이터 신호를 출력하기 위한 제 9수단과 상기 제 9수단의 출력단과 연결되어 반전된 신호를 출력하기 위한 제 10수단으로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도
싱크 파이프라인 출력버퍼에 적합하다.
Description
제1도는 종래의 기술에 따른 데이터 출력 버퍼를 보인 도면.
제2도는 본 발명에 따른 데이터 출력 버퍼를 보인 도면.
제3도는 제2도에 따른 하이 임피던스 래치수단 205를 보인 도면.
제4도는 제2도에 따른 펄스 발생기 217의 회로를 보인 도면.
제5도는 제1도에 따른 타이밍도를 보인 도면.
제6도는 제2도에 따른 타이밍도를 보인 도면.
본 발명은 반도체 장치의 출력 버퍼에 관한 것으로, 특히 싱크 파이프라인 버퍼에 관한 것이다.
일반적으로, 싱크 파이프라인 소자 (Sync. pipelined Device)의 출력버퍼는 리이드 동작 시 현(present) 사이클에서는 메모리 셀의 데이터를 데이터 출력버퍼에 일단 래치만 시키고 다음(next) 사이클에서 데이터를 출력하게 된다.
제1도는 종래의 기술에 따른 데이터 출력버퍼를 보인 도면이다. 제1도를 참조하면, 메모리 셀 어레이의 감지 증폭된 데이터 출력신호 SAS, SASB를 수신하여 DATAA, DATAAB를 출력하기 위한 레벨 시프트 101과, 현 사이클의 데이터를 래치 시키기 위한 신호 KPDATA를 출력시키기 위한 인버터 115, 116, 117로 구비된 지연단과, 상기 신호 DATAA, KPDATA와 인버터 103으로 반전된 KPDATA 신호가 조합되어 이의 출력신호인 DATABB를 출력하기 위한 먹스 102와, 상기 신호 DATAAB, KPDATA와 인버터 103으로 반전된 KPDATA 신호가 조합되어 이의 출력신호인 DATAB를 출력하기 위한 먹스 104와, 상기 신호 DATABB, DATAB를 래치하기 위한 인버터 105와 106으로 이루어진 래치단과, 다음 사이클인 출력버퍼로부터 데이터를 출력시키기 위한 신호인 KDATA와 인버터 107을 통해 이의 반전된 신호와, 상기 신호 DATABB를 조합하여 출력신호 DATAC를 출력하기 위한 먹스 108과, 신호 KDATA와 인버터 107을 통해 이의 반전된 신호와, 상기 신호 DATAB를 조합하여 출력신호 DATACB를 출력하기 위한 먹스 109와, 상기 신호 DATAC와 DATACB를 래치 시키기 위한 인버터 110과 111로 이루어진 래치단과, 상기 신호 DATAC와 OE를 조합하여 데이터 신호 DOUB를 출력하기 위한 난드게이트 112와, 상기 신호 DATACB와 OE를 조합하여 신호 DOD를 출력하기 위한 난드게이트 113과 인버터 114로 이루어지는 구성을 가진다.
즉, KPDATA가 하이로 인에이블되면 DATAA, DATAAB를 통과시켜 DATAB, DATABB에 래치 시키는데, 소자의 특성상 이러한 신호 KPDATA가 하이로 인에이블된 후 DATAB, DATABB가 래치 되는데는 항상 일정한 지연 시간이 걸리게 되는 문제점이 있다.
따라서, 상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 고속의 동작을 수행하기 위한 싱크 파이프라인 출력버퍼를 제공함에 있다.
본 발명의 다른 목적은 칩의 사이클 타임을 줄이기 위한 싱크 파이프라인 출력버퍼를 제공함에 있다.
본 발명의 또 다른 목적은 인정된 동작을 수행하기 위한 싱크 파이프라인 출력 버퍼를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 메모리 셀 어레이의 감지 증폭된 데이터의 출력신호를 수신하여 제 1 및 제 2신호를 출력하기 위한 제 1수단과, 상기 제 1 및 제 2신호를 빠른 속도로서 래치 시키기 위하여, 풀 스윙의 중간 레벨로 프리세팅 시키기 위한 쇼트신호를 출력하는 제 2수단과, 상기 쇼트신호를 지연하여 현 사이클의 데이터를 래치 시키기 위한 신호인 제 3신호를 출력시키기 위한 지연단과, 상기 제 1 및 제 2신호와 반전된 제 3신호가 조합되어 제 4신호를 출력하기 위한 제 3수단과, 상기 제 4신호 및 제 3신호와 상기 반전된 제 3신호가 조합되어 제 5신호를 출력하기 위한 제 4수단과, 상기 제 4신호와 제 5신호를 래치하기 위하여 상기 쇼트신호에 의해 제어되는 하이 임피던스 수단과, 다음 사이클인 출력버퍼로부터 데이터를 출력시키기 위한 신호인 상기 제 3신호와 이의 반전된 신호와, 상기 제 4신호를 조합하여 제 6신호를 출력하기 위한 제 5수단과, 상기 제 3신호와 이의 반전된 신호와, 상기 제 5신호를 조합하여 제 7신호를 출력하기 위한 제 6수단과, 상기 제 6신호와 상기 제 7신호를 래치 시키기 위한 인버터로 이루어진 제 7수단과, 상기 제 6신호와 외부신호를 조합하여 데이터 신호를 출력하기 위한 제 8수단과, 상기 제 7신호와 외부신호를 조합하여 데이터 신호를 출력하기 위한 제9수단과 상기 제 9수단의 출력단과 연결되어 반전된 신호를 출력하기 위한 제 10수단으로 이루어지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 데이터 출력 버퍼를 보인 도면이다. 제2도를 참조하면, 메모리 셀 어레이의 감지 증폭된 데이터 출력신호 SAS, SASB를 수신하여 DATAA, DSATAB를 출력하기 위한 레벨 시프트 201과, 레벨 시프트 201의 출력신호인 DATAA, DATAAB을 빠른 속도로서 래치 시키기 위하여 즉, 풀 스윙의 중간 레벨로 프리세팅 시키기 위한 쇼트 신호 KPDATA1을 출력하는 펄스 발생기 217과, 상기 쇼트 신호 KPDATA1을 지연하여 현 사이클의 데이터를 래치 시키기 위한 신호인 KPDATA를 출력시키기 위한 인버터 214, 215, 216으로 구비된 지연단과, 상기 신호 DATAA, KPDATA와 인버터 203으로 반전된 KPDATA신호가 조합되어 신호인 DATAB를 출력하기 위한 먹스 202와, 상기 신호 DATAAB, KPDATA와 인버터 203으로 반전된 KPDATA신호가 조합되어 신호 DATAB를 출력하기 위한 먹스 204와, 상기 신호 DATABB, DATAB를 래치하기 위하여 상기 쇼트신호 KPDATAA1에 의해 제어되는 하이 임피던스 래치단 205와, 다음 사이클인 즉, 출력버퍼로부터 데이터를 출력시키기 위한 신호인 KDATA와 인버터 206을 통해 이의 반전된 신호와, 상기 신호 DATABB를 조합하여 출력신호 DATAC를 출력하기 위한 먹스 207과, 신호 KDATA와 인버터 206을 통해 이의 반전된 신호와, 상기 신호 DATAB를 조합하여 출력신호 DATACB를 출력하기 위한 먹스 208과, 상기 신호 DATAC와 DATACB를 래치 시키기 위한 인버터 209와 210으로 이루어진 래치단과, 상기 신호 DATAC와 OE를 조합하여 데이터 신호 DOUB를 출력하기 위한 난드게이트 211과, 상기 신호 DATACB와 OE를 조합하여 신호 DOD를 출력하기 위한 난드게이트 212와 인버터 213으로 이루어지는 구성을 가진다.
제3a도, 3b도는 제2도에 따른 하이 임피던스 래치수단 205의 실시 예로서의 상세 회로를 보인 도면이다. 먼저, 제3a도를 참조하면, 쇼트 펄스 발생기 217의 출력신호인 KPDATA1을 게이트로 수신하고 소오스로는 전원전압과 연결된 피형 모오스 301과, 상기 먹스수단 202, 204의 출력신호인 DATABB, DATAB에 의해 게이팅되고 피형 모오스 301의 드레인과 연결된 피형 및 엔형 모오스 302, 303과, 엔형 모오스 303의 소오스와 연결되고 소오스로는 접지전압과 연결되고 상기 쇼트 펄스 발생기 217의 출력신호인 KPDATA1이 인버터 309에 의해 반전되어 게이트로 수신되는 엔형 모오스 304와, 신호 KPDATA1, DATABB, DATAB에 의해 각기 게이팅되고 전원전압과 접지저압 사이에 채널이 직렬로 연결된 피형 및 엔형 모오스 305, 306, 307, 308과, 신호 KPDATA1에 의해 게이팅 되며 신호 DATABB, DATAB와 연결된 엔형 모오스 310으로 이루어진다.
또 다른 실시예인 제3b도는 쇼트 펄스 발생기 217의 출력신호인 KPDATA1이 인버터 311에 의해 반전된 신호는 전송게이트 312, 313과 다른 전송게이트 316, 317로 입력되어 신호 DATABB, DATAB은 인버터 314, 315에 의해 래치 된다. 신호 KPDATA1에 의해 게이팅되며 신호 DATABB, DATAB와 연결된 엔형 모오스 318로 이루어진다.
제4a도, 4b도는 제2도에 따른 펄스 발생기 217의 회로를 보인 도면이다. 제4a도를 참조하면, 일측에는 입력신호 IN를 수신하고 타측에는 지연수단 401에 의해 지연된 상기 입력신호 IN을 수신하여 쇼트펄스를 발생시키기 위한 노아 게이트 402로 이루어진다. 또 다른 실시예인 제4b도는 일측에는 입력신호 IN를 수신하고 타측에는 지연수단 403에 의해 지연된 상기 입력신호 IN을 수신하여 쇼트펄스를 발생시키기 위한 난드게이트 404와 이의 출력단과 연결된 인버터 405로 이루어진다.
즉, KPDATA 펄스를 만드는 같은 패스에서 KPDATA1이라는 쇼트 펄스를 먼저 만들어서 DATAB, DATABB를 풀 스윙의 중간 레벨로 프리세팅 시켜놓고 KPDATA가 하이로 인에이블 되면 DATAB, DATABB는 풀 스윙으로 래치될 때 보다 시간이 단축되는 효과가 있는 것이다.
제5도는 제1도에 따른 타이밍도를 보인 도면이다. 또한, 제6도는 제2도에 따른 타이밍도를 보인 도면이다. 제5도와 제6도를 비교하여 본 발명에 따른 효과를 설명한다.
즉, 본 발명의 실시예의 구성에 따라 DATAB, DATABB 504가 빨리 래치 되므로 다음 사이클의 KPDATA 505 펄스에 의한 DATAB, DATABB 504의 손상 마진도 커지므로 칩의 사이클 시간이 감소한다.
또, 싱크 파이프라인 소자에서는 다음 사이클의 KPDATA 505가 현 사이클 KPDATA보다 항상 늦으므로 DPDATA1 503펄스에 의한 DATAB, DATABB 504의 중간 레벨 세팅은 출력버퍼의 데이터에 아무런 영향이 없다.
그리고, DATAB, DATABB 504가 빨리 래치 되므로 KPDATA 505의 펄스 폭도 기존보다 줄일 수 있으므로 칩의 안정도 면에서도 훨씬 좋다.
Claims (2)
- 싱크 파이프라인 출력버퍼에 있어서 : 메모리 셀 어레이의 감지 증폭된 데이터의 출력신호를 수신하여 제 1 및 제 2신호를 출력하기 위한 제 1수단과 : 상기 제 1 및 제 2신호를 빠른 속도로서 래치 시키기 위하여, 풀 스윙의 중간 레벨로 프리세팅 시키기 위한 쇼트신호를 출력하는 제 2수단과 : 상기 쇼트 신호를 지연하여 현 사이클의 데이터를 래치 시키기 위한 신호인 제 3신호를 출력시키기 위한 지연단과 : 상기 제 1 및 제 2신호와 반전된 제 3신호가 조합되어 제 4신호를 출력하기 위한 제 3수단과 ; 상기 제 4신호 및 제 3신호와 상기 반전된 제 3신호가 조합되어 제 5신호를 출력하기 위한 제 4수단과 : 상기 제 4신호와 제 5신호를 래치하기 위하여 상기 쇼트신호에 의해 제어되는 하이 임피던스 수단과 : 다음 사이클인 출력버퍼로부터 데이터를 출력시키기 위한 신호인 상기 제 3신호와 이의 반전된 신호와, 상기 제 4신호를 조합하여 제 6신호를 출력하기 위한 5수단과 : 상기 제 3신호와 이의 반전된 신호와, 상기 제 5신호를 조합하여 제 7신호를 출력하기 위한 제 6수단과 : 상기 제 6신호와 상기 제 7신호를 래치 시키기 위한 인버터로 이루어진 제 7수단과 : 상기 제 6신호와 외부신호를 조합하여 데이터 신호를 출력하기 위한 제 8수단과 : 상기 제 7신호와 외부신호를 조합하여 데이터 신호를 출력하기 위한 제 9수단과 상기 제 9수단의 출력단과 연결되어 반전된 신호를 출력하기 위한 제 10수단으로 이루어지는 것을 특징으로 하는 싱크 파이프라인 출력버퍼.
- 제1항에 있어서 : 상기 제 3신호의 펄스를 만드는 동일한 패스에서 상기 쇼트펄스를 미리 설정시켜 상기 제 4, 5신호를 풀 스윙의 중간 레벨로 프리세팅 시키는 것을 특징으로 하는 싱크 파이프라인 출력버퍼.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950044239A KR0172381B1 (ko) | 1995-11-28 | 1995-11-28 | 사이클 타임을 줄인 싱크 파이프 라인 출력 버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950044239A KR0172381B1 (ko) | 1995-11-28 | 1995-11-28 | 사이클 타임을 줄인 싱크 파이프 라인 출력 버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970031328A KR970031328A (ko) | 1997-06-26 |
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ID=19436043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950044239A KR0172381B1 (ko) | 1995-11-28 | 1995-11-28 | 사이클 타임을 줄인 싱크 파이프 라인 출력 버퍼 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172381B1 (ko) |
-
1995
- 1995-11-28 KR KR1019950044239A patent/KR0172381B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970031328A (ko) | 1997-06-26 |
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