KR0172248B1 - Sensing control circuit - Google Patents
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Abstract
본 발명은 반도체 메모리에서 셀의 데이터를 감지 증폭하는 비트라인 감지 증폭기에 관한 것으로, 특히 비트라인 감지 증폭기의 동작을 제어하기 위한 센싱 제어회로에 관한 것이다.The present invention relates to a bit line sense amplifier for sensing and amplifying data of a cell in a semiconductor memory, and more particularly, to a sensing control circuit for controlling an operation of a bit line sense amplifier.
본 발명의 센싱 제어회로는 비트라인상의 셀의 데이터를 감지 증폭하는 비트라인 감지 증폭기를 구비하는 반도체 메모리에 있어서, 한 개의 더미 워드선으로부터 감지된 전송속도가 서로 다른 감지 증폭기의 동작제어용 신호를 각각 입력받아 소정 시간동안 지연하고 출력하기 위한 다수의 셀 딜레이와, 상기 다수의 셀 딜레이의 출력단들에 접속되고 상기 셀 딜레이의 출력신호들 중에 원하는 전송속도를 가진 신호를 선택하여 출력하기 위한 비교기로 구성된다.The sensing control circuit of the present invention is a semiconductor memory having a bit line sense amplifier for sensing and amplifying data of a cell on a bit line, each sensing signal for operation control of sense amplifiers having different transmission rates detected from one dummy word line. A plurality of cell delays for receiving and delaying and outputting a predetermined time, and a comparator for selecting and outputting a signal having a desired transmission rate among the output signals of the cell delays connected to the output terminals of the plurality of cell delays. do.
Description
제1도는 종래의 센싱 제어 회로도.1 is a conventional sensing control circuit diagram.
제2도는 제1도에 도시된 셀 딜레이의 상세 회로도.2 is a detailed circuit diagram of the cell delay shown in FIG.
제3도는 본 발명의 일실시예에 따른 센싱 제어 회로도.3 is a sensing control circuit diagram according to an embodiment of the present invention.
제4도는 제3도에 도시된 비교기의 상세 회로도.4 is a detailed circuit diagram of the comparator shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11,31,32 : 셀 딜레이 12,13,46,47 : 인버터11,31,32: Cell delay 12,13,46,47: Inverter
33 : 비교기 40 : 신호 선택부33: comparator 40: signal selector
21,22,2n,44,45 : 엔형 모스트랜지스터(NMOS)21,22,2n, 44,45: N-type MOS transistor (NMOS)
41 : 낸드 게이트 42 : 노어 게이트(NOR)41: NAND gate 42: NOR gate (NOR)
43 : 피형 모스트랜지스터(PMOS) 50 : 완충부43: Morph Transistor (PMOS) 50: buffer part
본 발명은 반도체 메모리에서 셀의 데이터를 감지 증폭하는 비트라인 감지 증폭기에 관한 것으로, 특히 비트라인 감지 증폭기의 동작을 제어하기 위한 센싱 제어회로에 관한 것이다.The present invention relates to a bit line sense amplifier for sensing and amplifying data of a cell in a semiconductor memory, and more particularly, to a sensing control circuit for controlling an operation of a bit line sense amplifier.
이하 종래의 센싱 제어회로를 제1도를 참조하여 설명하면 다음과 같다.Hereinafter, a conventional sensing control circuit will be described with reference to FIG. 1.
제1도는 종래의 센싱 제어회로도이다. 종래의 센싱 제어회로는 한 개의 더미 워드선(normal word line:NWL)으로부터 감지된 감지 증폭기 제어용 신호(wls)를 입력받아 소정시간 동안 지연하고 출력하기 위한 셀 딜레이(11)와, 상기 셀 딜레이(11)의 출력단에 직렬로 접속되며 셀 딜레이(11)의 출력신호(wle)를 반전하는 제1인버터(12)와, 상기 제1인버터(12)의 출력단에 직렬로 연결되어 제1인버터(12)에서 반전된 신호를 반전하여 출력하기 위한 제2인버터(13)를 구비하고 있다.1 is a conventional sensing control circuit diagram. The conventional sensing control circuit has a cell delay 11 for delaying and outputting a sense amplifier control signal wls sensed from one dummy word line (NWL) for a predetermined time and the cell delay ( 11 is connected in series to the output terminal of the first inverter 12 to invert the output signal (wle) of the cell delay 11, and the first inverter 12 is connected in series to the output terminal of the first inverter 12 A second inverter 13 for inverting and outputting the signal inverted by the?
이와 같이 이루어진 종래의 센싱 제어회로의 동작은 먼저 한 개의 더미 워드선(NWL)으로부터 감지된 감지 증폭기 제어용 신호(wls)가 셀 딜레이(11)에 입력되면 셀 딜레이(11)를 경유하여 신호(wle)로 출력된다.In the operation of the conventional sensing control circuit configured as described above, when the sense amplifier control signal wls detected from one dummy word line NWL is input to the cell delay 11, the signal wle is transmitted via the cell delay 11. Will be printed).
그 후, 상기 셀 딜레이(11)의 출력 신호(wle)는 제1인버터(12)를 경유하여 1회 반전되고, 다시 제2인버터(13)를 경유하여 2회 반전되어 출력된다.Thereafter, the output signal wle of the cell delay 11 is inverted once through the first inverter 12 and inverted twice through the second inverter 13 and output.
이와 같이 제1도에 도시된 종래의 센싱 제어회로는 단순한 시간지연회로로 구성되어 있다.Thus, the conventional sensing control circuit shown in FIG. 1 is constituted by a simple time delay circuit.
제2도는 제1도에 도시된 셀 딜레이(11)의 상세 회로도로 노말 더미 워드선(NWL)에 연결된 메모리셀로서, 게이트가 각각 워드선(NWL)에 접속되어 있으며 드레인이 비트선 전압부(BL)에 연결되어 있으며 시간 지연을 위해 워드선 부하로 사용된 한 개의 모스 트랜지스터(21,22...2n)와, 일단이 각각 상기 MOS 트랜지스터(21,22...2n)의 소스에 접속되며 타단이 플레이트 전압부에 연결되어 있는 다수의 셀 캐패시티(C1,C2...Ci)와,상기 노말 더미 워드선(NWL)의 입·출력단 사이에 단순 시간 지연을 위해 연결된 짝수개의 인버터(동 도면의 경우, 2개의 인버터 I1,I2로 도시함)로 구성된다.FIG. 2 is a detailed circuit diagram of the cell delay 11 shown in FIG. 1, which is a memory cell connected to a normal dummy word line NWL, each having a gate connected to the word line NWL, and a drain thereof being a bit line voltage part ( One MOS transistor (21,22 ... 2n) connected to BL) and used as a word line load for time delay, and one end connected to a source of the MOS transistors (21,22 ... 2n), respectively. And an even number of inverters connected for a simple time delay between a plurality of cell capacities C1, C2 ... Ci having the other end connected to the plate voltage part, and an input / output terminal of the normal dummy word line NWL. In the figure, two inverters I1 and I2 are shown.
이와 같은 종래의 센싱 제어회로에서는 1개의 셀 딜레이와 2개의 인버터를 이용하여 감지 증폭기의 동작 제어용 신호를 입력받아 단순히 시간을 지연하고 셀의 데이터를 감지 증폭하는 비트라인 감지 증폭기의 동작 제어용 신호로 사용하기 때문에, 어레이된 블록 위치에 따라서 센싱 인에이블 시에 타이밍 왜곡(timing skew)이 발생할 수 있으며, 거기에 더하여 임계 경로의 시간 지연이 클 경우 타이밍 왜곡을 조절할 수 있으나 시간 지연을 초래하는 단점이 있다.In the conventional sensing control circuit, a signal delay control is performed using a single cell delay and two inverters, and the signal is simply used as an operation control signal of a bit line sense amplifier that senses and amplifies data of a cell. Therefore, timing skew may occur at the time of sensing enable according to the array position of the block, and in addition, timing skew may be adjusted when the time delay of the critical path is large, but there is a disadvantage of causing a time delay. .
본 발명의 목적은 상기의 단점을 보완하기 위한 것으로, 반도체 메모리에서 셀의 데이터를 감지 증폭하는 비트라인 감지 증폭기 동작 제어용 신호의 타이밍 왜곡을 방지하고 시간 지연을 개선할 수 있는 감지 증폭기의 동작을 제어하기 위한 센싱 제어회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to compensate for the above disadvantages, and to control the operation of a sense amplifier which can prevent timing distortion of a signal for controlling the operation of a bit line sense amplifier for sensing and amplifying data of a cell in a semiconductor memory and improve time delay. It is to provide a sensing control circuit for the.
상기한 목적을 달성하기 위하여, 본 발명은 비트라인상의 셀의 데이터를 감지 증폭하는 비트라인 감지증폭기를 구비하는 반도체 메모리에 있어서, 전송 속도가 서로 다른 감지 증폭기의 제어신호 생성용 다수의 입력신호를 각각 입력받아 소정 시간동안 지연하고 출력하기 위한 다수의 셀 딜레이와, 상기 다수의 셀 딜레이의 출력 단들에 접속되고 상기 셀 딜레이의 출력신호들 중 가장 늦게 레벨천이되는 신호를 기준으로 하여 출력신호의 타이밍을 조절하는 비교기를 구비하는 것을 특징으로 하는 센싱 제어회로를 제공한다.In order to achieve the above object, the present invention provides a semiconductor memory having a bit line sense amplifier for sensing and amplifying data of a cell on a bit line, the present invention provides a plurality of input signals for generating control signals of sense amplifiers having different transmission speeds; A plurality of cell delays for receiving and delaying the respective outputs for a predetermined time and a timing of the output signal based on a signal which is connected to the output stages of the plurality of cell delays and which is the latest level transition among the output signals of the cell delay. It provides a sensing control circuit comprising a comparator for adjusting the.
이와 같이 구성된 본 발명의 센싱 제어회로의 동작을 첨부도면을 참조하여 이하에 상세히 설명한다.The operation of the sensing control circuit of the present invention configured as described above will be described in detail below with reference to the accompanying drawings.
제3도에 도시된 바와 같이 다수개(본원의 요지를 명확히 하기 위해, 본원 실시예의 경우 2개로 예를 들어 설명하기로 한다)의 더미 워드선(NWL, RWL)으로부터 감지된 전송속도가 다른 다수의 감지 증폭기 동작 제어용의 제1 및 제2 입력신호(nwls, rwls)와, 상기 두 입력 신호(nwls, rwls)가 각각 셀 딜레이(31, 32)에 입력되면 소정 시간이 경과한 후 전송 속도가 서로 다른 제1 및 제2 신호(nwle, rwle)로 출력된다.As shown in FIG. 3, a plurality of different transmission rates detected from a plurality of dummy word lines NWL and RWL (which will be described as two in the case of the present embodiment, for clarity of the present disclosure). When the first and second input signals nwls and rwls and the two input signals nwls and rwls are respectively input to the cell delays 31 and 32 for controlling the sense amplifier operation, the transmission speed is increased after a predetermined time. It is output as different first and second signals nwle and rwle.
이 경우, 상기 제1 및 제2 셀 딜레이(31, 32)의 출력신호(nwle, rwle)는 전송속도가 서로 다르다.In this case, the output signals nwle and rwle of the first and second cell delays 31 and 32 have different transmission rates.
그 후 상기 제1 및 제2 셀 딜레이(31, 32)의 출력신호(nwle, rwle)가 비교기(33)에 입력되면 비교기(33)에서는 상기 입력된 신호(nwle, rwle)의 전송속도를 판별하여 그 중 상대적으로 늦게 레벨천이 되는 신호를 기준으로 하여 최종 출력신호(sg)의 타이밍을 조절하게 된다.Thereafter, when the output signals nwle and rwle of the first and second cell delays 31 and 32 are input to the comparator 33, the comparator 33 determines the transmission speed of the input signals nwle and rwle. Therefore, the timing of the final output signal sg is adjusted based on the relatively late level signal.
이로 인해, 서로 다른 전송속도로 입력되는 감지 증폭기 제어용 신호에 따라 동작이 제어되는 비트라인 센스앰프의 센싱 인에이블시, 어레이된 블록의 위치에 따라 발생되는 타이밍 왜곡을 방지할 수 있게 된다.As a result, when sensing enable of the bit line sense amplifier whose operation is controlled according to the sense amplifier control signals input at different transmission rates, it is possible to prevent timing distortion generated according to the positions of the arrayed blocks.
상기 본 발명의 센싱 제어회로의 동작을 보다 상세히 살펴보기로 한다.The operation of the sensing control circuit of the present invention will be described in more detail.
전송속도가 서로 다른 감지 증폭기의 동작 제어용 2개의 제1입력신호(normal word line starting : nwls) 및 제2입력신호(repair word line starting : rwls)의 대기시는 논리 로우, 동작시키는 논리 하이로 설정하자.When the two first input signals (normal word line starting: nwls) and the second input signal (repair word line starting: rwls) are waited for the operation control of sense amplifiers having different transmission speeds, the logic low and the logic high are operated. lets do it.
제1신호(nwls) 및 제2신호(rwls)가 논리 로우상태에서 하이상태로 정이하면 각각 제1 셀 딜레이(31) 및 제2 셀 딜레이(32)를 경유한 제1신호(normal word line ending : nwle) 및 제2신호(repair word line ending : rwle)는 일정한 시간 지연후 논리 하이를 갖는다.When the first signal nwls and the second signal rwls move from the logic low state to the high state, the first signal through the first cell delay 31 and the second cell delay 32 respectively (normal word line ending) nwle and the repair word line ending rwle have a logic high after a certain time delay.
제1신호(nwle) 및 제2신호(rwle)의 두 신호를 입력받은 비교기(33)는 인에이블시에는 두 신호 중에 전송속도가 늦은 신호에 의해 비교기(33)의 출력신호(sg)를 논리 하이상태로 전이시킨다.The comparator 33 receiving two signals, the first signal nwle and the second signal rwle, logics the output signal sg of the comparator 33 by a signal having a slow transmission rate among the two signals when the signal is enabled. Transition to high.
또한, 디스에이블시에도 역시 두 신호 중에 전송속도가 늦은 신호에 의해 비교기(33)의 출력신호(sg)를 논리 로우상태로 전이시킨다.In addition, during disabling, the output signal sg of the comparator 33 is shifted to a logic low state by a signal having a slow transmission rate among the two signals.
한편, 2개의 더미 워드선(NWL, RWL) 각각으로부터 감지된 2개의 신호로 이루어진 경우가 있어서 일 신호는 정상 어드레스에 의한 더미 워드선 출력신호이고, 타 신호는 리페어 어드레스에 의한 더미 워드선의 출력신호일 수 있으며 상기 리페어 어드레스 더미 워드선 신호의 생성은 퓨즈 프로그래밍된 회로로부터 생성된 신호가 접속된 특징을 갖는다.On the other hand, there are cases where two signals are detected from each of the two dummy word lines NWL and RWL, so that one signal is a dummy word line output signal by a normal address, and the other signal is an output signal of a dummy word line by a repair address. The generation of the repair address dummy word line signal may have a characteristic in which a signal generated from a fuse programmed circuit is connected.
한편 본 발명에 따른 센싱 제어회로의 비교기를 제4도를 참조하여 설명한다.Meanwhile, a comparator of the sensing control circuit according to the present invention will be described with reference to FIG.
제4도는 제3도에 도시된 비교기의 상세 회로도이다.4 is a detailed circuit diagram of the comparator shown in FIG.
본 발명에 따른 센싱 제어회로의 비교기(33)는 전송속도가 다른 2개의 감지 증폭기의 동작 제어용 신호(nwls, rwls)를 입력받아 조합하기 위한 낸드 게이트(41)와, 상기 전송 속도가 다른 2개의 감지 증폭기의 동작 제어용 신호(nwls, rwls)를 입력받아 조합하기 위한 노어 게이트(42)와, 게이트단이 상기 낸드 게이트(41)의 출력단에 접속되고 드레인단이 전원 전압공급부(Vdd)에 접속되어 상기 낸드 게이트(41)의 출력에 따라 동작이 제어되는 PMOS 트랜지스터(43)와, 게이트가 상기 NOR 게이트(42)의 출력단에 접속되고 소스단이 접지 전압공급부(Vss)에 접속되며 드레인단이 상기 PMOS 트랜지스터(43)의 소스단에 접속되어 있는 NMOS 트랜지스터(44)를 포함하며, 상이한 전송속도로 입력되는 2개 이상의 신호 중에서 가장 늦게 전달되는 신호가 인가되는 타이밍에 하이 레벨로 출력하고, 상기 하이 레벨로 유지된 2개 이상의 신호 중에 가장 늦게 로우 레벨로 전이되는 시점에 로우 레벨로 출력하는 신호 선택부(40)와; 직렬로 접속되어 있는 한 쌍의 인버터(46,47)를 구비하며, 상기 신호 선택부(40)의 출력신호에 대한 전송 속도차 및 시간차를 완충하는 완충부(50)와; 게이트단이 제2 전원 전압공급부에 접속되고 드레인단이 상기 접지 전압공급부(Vss)에 접속되어 상기 신호선택부(40)의 출력을 접지전위로 유지시키기 위한 NMOS 트랜지스터(45)로 구성된다.The comparator 33 of the sensing control circuit according to the present invention includes a NAND gate 41 for receiving and combining operation control signals nwls and rwls of two sense amplifiers having different transmission speeds, and two different transmission speeds. NOR gate 42 for receiving and combining the operation control signals (nwls, rwls) of the sense amplifier, the gate terminal is connected to the output terminal of the NAND gate 41, the drain terminal is connected to the power supply voltage supply (Vdd) A PMOS transistor 43 whose operation is controlled according to the output of the NAND gate 41, a gate is connected to an output terminal of the NOR gate 42, a source terminal is connected to a ground voltage supply unit Vss, and a drain terminal is It includes an NMOS transistor 44 connected to the source terminal of the PMOS transistor 43, and at a high level at the timing when the signal transmitted most recently of two or more signals input at different transmission rates is applied. Power and signal selector to output a low level at the time the latest transition to the low level during at least two signals held by the high-level unit 40 and; A buffer unit (50) having a pair of inverters (46, 47) connected in series and for buffering a transmission speed difference and a time difference with respect to an output signal of the signal selection unit (40); A gate terminal is connected to the second power supply voltage supply unit, and a drain terminal is connected to the ground voltage supply unit Vss, and configured as an NMOS transistor 45 for maintaining the output of the signal selection unit 40 at the ground potential.
이와 같이 이루어진 본 발명에 따른 비교기의 동작을 이하에 설명하면 다음과 같다.The operation of the comparator according to the present invention thus made will be described below.
대기시에는 제1신호(nwls) 및 제2신호(rwls)는 논리 로우 상태이므로, 이 상태에서 노드(N1)에 병렬로 접속된 NMOS 트랜지스터(45)는 파워 업이 되면(power up), 도통되어 접지점 전위(Vss)로 유지하여 출력신호(sg)는 접지 전위로 유지된다.In the standby state, since the first signal nwls and the second signal rwls are in a logic low state, in this state, when the NMOS transistor 45 connected in parallel to the node N1 is powered up, it is turned on. Thus, the output signal sg is maintained at the ground potential by maintaining the ground point potential Vss.
파워 업이 된 후, 라스신호가 인가되어 로오 활성화(row active)가 되면 상기 제1 및 제2 신호(nwls, rwls)가 각각의 셀 딜레이(제3도의 31,32)를 거쳐 소정의 시간 딜레이된 신호(nwle, rwle)가 순차적으로 논리 하이 상태로 전이된다.After the power-up, when a lath signal is applied and becomes row active, the first and second signals nwls and rwls pass through respective cell delays (31 and 32 in FIG. 3) for a predetermined time delay. The signals nwle and rwle are sequentially transitioned to a logic high state.
이에 따라 NAND 게이트(41)의 조합에 의하여 신호가 로우 상태로 출력되고, NOR 게이트(42)의 출력신호도 로우가 된다.Accordingly, the signal is output in the low state by the combination of the NAND gates 41, and the output signal of the NOR gate 42 is also low.
상기 NAND 게이트(41)의 출력신호가 로우 상태이므로 PMOS(43)는 제1전원 전압부(Vdd)의 전압으로 인해 도통되고, 한편 NOR 게이트(42)의 출력신호(S2)가 로우 상태이므로 NMOS 트랜지스터(44)는 오프가 된다.Since the output signal of the NAND gate 41 is low, the PMOS 43 is turned on due to the voltage of the first power supply voltage part Vdd, while the output signal S2 of the NOR gate 42 is low. Transistor 44 is off.
이에 따라 노드(N1)의 전위를 논리 하이로 전이시키며 제1 및 제2 인버터(46,47)를 경유한 출력신호(sg)는 논리 하이로 전이된다.Accordingly, the potential of the node N1 is shifted to logic high, and the output signal sg via the first and second inverters 46 and 47 is shifted to logic high.
로오 활성화가 완료된 후 프리차지 사이클이 입력되면 순차적으로 제1신호(nwle) 및 제2신호(rwle)는 논리 하이에서 로우상태로 전이된다.When the precharge cycle is input after the ROH activation is completed, the first signal nwle and the second signal rwle are sequentially transitioned from a logic high to a low state.
논리 로우 상태의 제1신호(nwle) 및 제2신호(rwle)가 NAND 게이트(41)에 입력되면 NAND 게이트(41)의 출력신호(S1)는 논리 하이가 되고, NOR 게이트(42)의 출력신호도 하이 상태가 된다.When the first signal nwle and the second signal rwle in the logic low state are input to the NAND gate 41, the output signal S1 of the NAND gate 41 becomes logic high, and the output of the NOR gate 42 is output. The signal also goes high.
상기 NAND 게이트(41)의 출력신호가 하이 상태이므로 PMOS(43)는 오프가 되고, 한편 NOR 게이트(42)의 출력신호가 하이가 되어 NMOS(44)는 도통되어 접지점 전위(Vss)로 유지하여 노드(N1)의 전위를 논리 하이로 전이시키며 제1 및 제2 인버터(46,47)를 경유한 출력신호(sg)는 논리 로우로 전이된다.Since the output signal of the NAND gate 41 is high, the PMOS 43 is turned off, while the output signal of the NOR gate 42 is high, and the NMOS 44 is turned on to maintain the ground point potential Vss. The potential of the node N1 is shifted to logic high, and the output signal sg via the first and second inverters 46 and 47 is shifted to logic low.
이와 같이 한 사이클이 이루어져 생성한 출력신호(sg)를 감지 증폭기를 제어하는 신호로 사용한다.As such, the output signal sg generated through one cycle is used as a signal for controlling the sense amplifier.
상기한 바와 같이 전송속도가 서로 다른 다수의 감지 증폭기 제어신호 생성용신호를 이용하여 원하는 타이밍을 갖는 감지 증폭기 제어신호를 생성할 수 있으므로 타이밍 왜곡을 방지하고 원하는 전송속도를 갖는 제어신호를 사용하므로 불필요한 시간 지연을 막을 수 있다.As described above, since a sense amplifier control signal having a desired timing can be generated using a plurality of sense amplifier control signal generation signals having different transmission rates, it is unnecessary to prevent timing distortion and use a control signal having a desired transmission speed. Time delays can be avoided.
상기한 바와 같이 본 발명의 센싱 제어회로는 전송속도가 서로 다른 다수의 감지 증폭기의 동작 제어용 신호 중 가장 늦게 레벨천이 되는 신호를 기준으로 하여 출력신호(sg)의 타이밍을 조절하므로써, 어레이된 블록의 위치 및 리페어(repair) 로오 동작시간을 고려하여 셀 딜레이회로를 구현할 경우에 센싱신호 인에이블시 야기되는 타이밍 왜곡 (timing skew)과 시간 지연을 최소화 할 수 있는 효과가 있다.As described above, the sensing control circuit of the present invention adjusts the timing of the output signal (sg) on the basis of the signal which is the latest level shift among the operation control signals of the plurality of sense amplifiers having different transmission speeds, and thus In the case of implementing the cell delay circuit in consideration of the position and repair row operation time, timing skew and time delay caused when the sensing signal is enabled can be minimized.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20090922 Year of fee payment: 12 |
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