KR0170517B1 - Synchronizing semiconductor memory device - Google Patents
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Abstract
본 발명은, 동작 속도에 따라서 반도체 메모리 장치가 최적화된 동작과 동작 주파수에 따라 가변되는 특성을 갖는 회로를 구비하는 동기형 반도체 메모리 장치를 제공하기 위한 것으로, 반도체 메모리 내의 특정 회로(또는 회로들)의 동작 주파수를 검출하는 적어도 하나 이상의 주파수 검출기(frequency detector)를 구비하여, 기판 전압 발생기와 승압 전압 발생기 및 셀플 리프레시 회로 등의 구동 능력이 동작 주파수에 대응되게 조절될 수 있도록 한다.SUMMARY OF THE INVENTION The present invention provides a synchronous semiconductor memory device having a circuit having characteristics in which a semiconductor memory device is optimized according to an operating speed and varying according to an operating frequency. At least one frequency detector for detecting an operating frequency of the power supply, so that the driving capability of the substrate voltage generator, the boosted voltage generator, the cell refresh circuit, and the like can be adjusted to correspond to the operating frequency.
Description
제1도는 종래의 기판 전압 발생기의 회로도.1 is a circuit diagram of a conventional substrate voltage generator.
제2도는 제1도의 타이밍도.2 is a timing diagram of FIG.
제3도는 본 발명에 따른 기판 전압 발생기의 실시예의 회로도.3 is a circuit diagram of an embodiment of a substrate voltage generator according to the present invention.
제4도는 본 발명에 따른 링 발진기의 블럭도.4 is a block diagram of a ring oscillator according to the present invention.
제5도는 본 발명에 따른 주파수 검출기의 블럭도.5 is a block diagram of a frequency detector according to the present invention.
제6도는 제5도의 타이밍도.6 is a timing diagram of FIG.
제7도는 본 발명에 따른 주파수 검출 방식의 한 예에 따른 타이밍도.7 is a timing diagram according to an example of the frequency detection scheme according to the present invention.
제8a도는 DRAM에서의 데이터 유지 모드의 개념도.8A is a conceptual diagram of a data holding mode in a DRAM.
제8b도는 제8a도에서 데이터 유지를 위한 타이밍도.FIG. 8B is a timing diagram for data retention in FIG. 8A. FIG.
제9a도 내지 제9c도는 종래의 기술에 따른 데이터 출력 방식을 설명하기 위한 타이밍도.9A to 9C are timing diagrams for explaining a data output method according to the related art.
제10a도는 본 발명에 따른 고주파수에서의 데이터 출력 제어 방식의 예를 나타낸 타이밍도.10A is a timing diagram showing an example of a data output control method at high frequency in accordance with the present invention.
제10b도는 본 발명에 따른 저주파수에서의 데이터 출력 제어 방식의 예를 나타낸 타이밍도.10b is a timing diagram showing an example of a data output control method at a low frequency according to the present invention.
제10c도는 본 발명에 따른 중간 주파수에서의 데이터 출력 제어 방식의 예를 나타낸 타이밍도.10c is a timing diagram showing an example of a data output control method at an intermediate frequency in accordance with the present invention.
제11도는 본 발명에 따른 주파수 가변 자연 회로의 실시예의 회로도.11 is a circuit diagram of an embodiment of a frequency variable natural circuit according to the present invention.
제12도는 제11도의 타이밍도.12 is a timing diagram of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 전하 추출 회로 20,320 : 방전 회로10: charge extraction circuit 20,320: discharge circuit
30,200 : 구동 회로 100 : 주파수 검출기30,200: drive circuit 100: frequency detector
본 발명은 동기형 반도체 메모리 장치(synchronous semiconductor memory device)에 관한 것으로, 더 구체적으로는 동작 속도에 따라 가변되는 특성을 갖는 회로들이 내장된 동기형 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a synchronous semiconductor memory device, and more particularly, to a synchronous semiconductor memory device in which circuits having characteristics that vary according to an operating speed are embedded.
반도체 제조 공정의 개선과 회로 기술의 발달에 따라, 시스템의 중앙 처리 장치(CPU)의 동작 속도가 빨라질 수록, 주 기억 장치(main memory)로서 사용되는 반도체 메모리 장치, 그 중에서도 특히 DRAM의 데이터 처리 속도를 빠르게 하고자 하는 노력이 계속되고 있는 데,이와 같은 노력으로부터 현재까지 얻어진 결실들 중 대표적인 한가지가 DRAM의 동작을 시스템(더 구체적으로는 CPU)에서 사용하는 클럭을 통하여 제어하는 동기형 DRAM 이다(Special Report/Memory, IEEE SPECTRUM, pp. 34-57, Oct. 1992). 이 기술은 DRAM의 데이터 처리가 고속의 시스템 클럭에 의해 이루어지도록 함으로써 DRAM의 주어진 시간당 데이터 처리량(bandwidth)을 증가시켜서, 시스템에서의 메모리의 계층 구조(hierarchical structure)를 단순화하고(즉, 속도는 빠르나 용량이 작고 고가인 SRAM 대신 DRAM을 사용하여 메모리의 계층화를 완화시키고) 이를 통해 시스템의 저가격화를 실현하고자 하는 것이다.With the improvement of the semiconductor manufacturing process and the development of circuit technology, the faster the operation speed of the central processing unit (CPU) of the system, the faster the data processing speed of the semiconductor memory device used as the main memory, especially the DRAM Efforts have been made to speed up the process, and one of the fruits of this effort to date is synchronous DRAM that controls the operation of DRAM through the clock used by the system (more specifically, the CPU). Report / Memory, IEEE SPECTRUM, pp. 34-57, Oct. 1992). This technique increases the DRAM's given hourly data bandwidth by allowing the DRAM's data processing to be done by a fast system clock, simplifying the hierarchical structure of the memory in the system (i.e. faster Instead of small and expensive SRAMs, DRAMs are used to mitigate memory tiering, thereby realizing a lower price of the system.
한편, 통상적인 DRAM에서는, 기판 전압 발생기(VBBgenerator)가 사용되고 있는 데, 예컨대, P형 기판의 경우 기판 전압 발생기는 음의 전압(VBB)을 발생시켜 기판에 인가한다. 이와 같이, DRAM에서 기판으로의 역전압의 인가는 부하의 감소, 드레솔드 전압(threshold voltage)의 안정, '래치 업(latch-up)'발생의 억제, 등을 위한 것이다. DRAM 회로가 동작하게 되면, 게이트 커패시턴스(gate capacitance), 신호 라인 커패시턴스(signal line capacitance), 접합 커패시턴스(junction capacitance), 등과 같은 다양한 부하가 회로에 작용하게 된다. 이들 중 접합 커패시턴스는, 메모리 셀(memory cell)의 억세스 트랜지스터(access transistor)가 연결되는 비트 라인(bit line)과, CSL(column line select) 트랜지스터가 연결되는 데이터 입출력 (I/O) 라인에서, 주부하 성분으로서 작용한다. 주지된 바와 같이, 접합 커패시턴스는 접합 양단의 전압과 관련이 있으며, 인가된 역전위가 클수록 접합 양단의 커패시턴스는 작아진다. 따라서, 예컨대, P형 기판의 경우, 기판에 음의 전압을 인가하면 접합 양단의 역전위가 커지게 됨으로써 접합 커패시턴스는 작아지게 된다. 또한, MOS트랜지스터는 그 특성상 변화가 적은 드레솔드 전압(VT)을 가지는 것이 무엇보다도 중요하다. 이를 위하여 MOS 트랜지스터의 기판에 역전위를 인가하면 드레솔드 전압의 안정성이 향상된다는 것은 잘 알려진 사실이다. 한편, 주지된 바와 같이, 모든 CMOS 회로는 기생 바이폴라 트랜지스터(parasitic bipolar transistor)들에 의하여 발생하는 소위 '래치 업'이라는 성가신 문제의 발생 가능성을 안고 있다. 이 '래치 업'의 발생을 억제하기 위한 방법들 중 하나가 기판에 역전위를 인가하여 바이폴라 동작(bipolar action)의 발생을 방지하는 것이다.On the other hand, in a conventional DRAM, a substrate voltage generator (V BB generator) is used. For example, in the case of a P-type substrate, the substrate voltage generator generates a negative voltage (V BB ) and applies it to the substrate. As such, the application of reverse voltage from the DRAM to the substrate is intended to reduce the load, stabilize the threshold voltage, suppress the occurrence of 'latch-up', and the like. When the DRAM circuit operates, various loads such as gate capacitance, signal line capacitance, junction capacitance, and the like are applied to the circuit. Among them, the junction capacitance is a bit line to which an access transistor of a memory cell is connected, and a data input / output (I / O) line to which a column line select (CSL) transistor is connected. It acts as a main load component. As is well known, junction capacitance is related to the voltage across the junction, and the greater the applied reverse potential, the smaller the capacitance across the junction. Thus, for example, in the case of a P-type substrate, when a negative voltage is applied to the substrate, the reverse potential of both ends of the junction is increased, thereby decreasing the junction capacitance. In addition, it is most important that the MOS transistor has a small threshold voltage V T due to its characteristics. For this purpose, it is well known that applying a reverse potential to the substrate of a MOS transistor improves the stability of the threshold voltage. On the other hand, as is well known, all CMOS circuits suffer from the so-called "latch up" annoying problem caused by parasitic bipolar transistors. One way to suppress the occurrence of this 'latch up' is to apply a reverse potential to the substrate to prevent the occurrence of bipolar action.
위에서 기술한 바와 같은 목적들을 위해, DRAM에서는 기판 전압 발생기를 사용하여 기판에 역전위(VBB), 예컨대, P형 기판의 경우 음전위(이후에서도, 설명상의 편의를 위하여 P형 기판에 역전위를 인가하는 경우를 예로 들어서 설명해 나가도록 하겠음)가 인가되도록 하지만, 시간의 경과에 따라, 발생된 양전하(hole)에 의해 기판에 인가되는 음전위(VBB)가 상승함으로 인해, 애초의 의도와는 달리, 위에서 기술한 문제들이 여전히 발생하게 된다(LATCH-UP LIKE NEW FAILURE∼, symposium on VLSI circuits, pp. 33-34, 1989). 시간의 경과에 따라 이와 같이 음전위(VBB)가 상승하는 요인들은 크게 다음의 두가지로 나눌 수 있다. 그 한 요인은 접합에서의 누설(leakage)이다. 주지하듯이, 접합에서는 누설 성분이 항상 존재하는 데, 접합으로부터 기판으로 누설되는 양전하가 기판의 음전위값을 상승시키는 요인으로서 작용하게 된다. 다른 요인은 CMOS 회로에서의 스위칭 동작이다. 이 스위칭 동작에서, 기판으로 유입되는 양전하(예컨대, 양의 값으로 충전된 부하를 NMOS를 통해 Vss로 방전시킬 때 등과 같이 기판으로 유입되는 양전하와, 충돌 이온화(impact ionization)에 의한 양전하)의 양은 앞의 경우에 비해 대단히 많은 데, 그 양은, 동작 속도가 빠를수록, 주어진 시간에서의 스위칭 횟수가 많을 수록, 동작 회로의 수가 많을수록, 동작되는 트랜지스터의 크기가 클수록, 부하가 클수록, 더욱 많아지게 된다. 따라서, 메모리의 데이터 처리량(bandwidth)을 향상시키기 위해 빠른 시스템의 클럭을 사용하는 경우(이 경우에는 동작 속도가 빨라지고 스위칭 횟수가 증가됨), 그리고 메모리칩이 대형화되는 경우(이 경우에는 트랜지스터의 크기 및 부하가 커짐)에는 기판으로 유입되는 양전하의 양이 많아져 기판의 음전위값이 더욱 빠르게 상승하게 된다.For the purposes as described above, in DRAM, a substrate voltage generator is used to reverse the potential (V BB ) to the substrate, e.g. negative for the P-type substrate (hereafter, to reverse the potential to the P-type substrate for illustrative convenience). Will be described as an example, but due to the increase in the negative potential V BB applied to the substrate due to the generated positive charges, unlike the original intention, However, the problems described above still arise (LATCH-UP LIKE NEW FAILURE ~, symposium on VLSI circuits, pp. 33-34, 1989). The factors that increase the negative potential (V BB ) as time passes can be divided into two categories. One factor is leakage at the junction. As is well known, there is always a leakage component in the junction, and the positive charge leaking from the junction to the substrate acts as a factor of raising the negative potential value of the substrate. Another factor is switching behavior in CMOS circuits. In this switching operation, the amount of positive charge flowing into the substrate (e.g., positive charge flowing into the substrate, such as when a positively charged load is discharged to Vss through NMOS, and positive charge by impact ionization) is Compared to the previous case, the amount is much faster, the faster the operating speed, the more the number of switching at a given time, the more the number of operating circuits, the larger the size of the transistor to operate, the larger the load, the more . Therefore, when using a fast system clock (in this case, the operation speed is increased and the number of switching is increased) to improve the data bandwidth of the memory, and when the memory chip is enlarged (in this case, the transistor size and When the load increases, the amount of positive charge flowing into the substrate increases, so that the negative potential value of the substrate increases more quickly.
이와 같은 문제를 해결하기 위해서 즉, 빠른 동작 속도를 갖는 시스템에서 사용되는 경우에도 충분한 기판 음전위값을 얻기 위해서 무조건 DRAM의 기판 전압 발생기의 동작 속도를 빠르게 설정해 두면, 메모리의 동작 속도가 느린 경우(즉, 시스템 클럭의 주파수가 느린 경우)에는 기판 전압 발생기가 과도하게 동작하여 기판으로 과다 음전압이 제공되는 새로운 문제가 발생된다. 즉, 작은 양전하의 유입에 대해서도 기판 전위의 차지 펌핑 (charge pumping) 능력을 과다하게 사용하는 것으로 인해, 기판 전위가 지나치게 하강하여 MOS트랜지스터의 드레솔드 전압의 과다 증가 및 포화 드레인 전류(IDsat)의 감소, 등과 같은 또 다른 문제들이 발생된다.In order to solve such a problem, that is, even when used in a system having a high operating speed, in order to obtain a sufficient board negative potential value, if the operating speed of the DRAM substrate voltage generator is unconditionally set, the operation speed of the memory is slow (that is, For example, when the frequency of the system clock is slow, a new problem arises in which the substrate voltage generator is excessively operated and excessive negative voltage is provided to the substrate. In other words, excessive use of the charge pumping ability of the substrate potential even with the inflow of small positive charges causes the substrate potential to drop excessively, resulting in an excessive increase in the dress voltage of the MOS transistor and the increase of the saturated drain current I Dsat . Other problems arise, such as reduction.
제1도에는 종래의 기판 전압 발생기가 도시되어 있고, 제2도에는 종래의 기판 전압 발생기의 동작 타이밍이 도시되어 있다(Morden MOS technology, G. Ong, pp. 219-220; Design and analysis of VLSI circuits, L. A. Glasser, pp.301-305). 다음에는, 제1도 및 제2도를 참조하면서, 종래의 기판 전압 발생기에 대해 설명하겠다 제1도를 참조하면, 종래의 기판 전압 발생기는, 크게 나누어, VBB노드로부터 양전하를 추출하는 전하 추출 회로(10)와, 추출된 양전하를 Vss로 방전시키는 방전 회로(20) 및, 양전하 추출 회로(10)와 방전 회로(20)를 구동시키는 구동 회로(30)로 구성된다. 상기 양전하 추출 회로(10)와 상기 방전 회로(20)는 양전하 추출용 커패시터(C1)와 방전용 커패시터(C2)를 각각 구비하고 있다.FIG. 1 shows a conventional substrate voltage generator, and FIG. 2 shows the operation timing of the conventional substrate voltage generator (Morden MOS technology, G. Ong, pp. 219-220; Design and analysis of VLSI circuits, LA Glasser, pp. 301-305). Next, a conventional substrate voltage generator will be described with reference to FIGS. 1 and 2. Referring to FIG. 1, a conventional substrate voltage generator is divided into a large, and a charge extraction circuit for extracting positive charges from a VBB node. And a discharge circuit 20 for discharging the extracted positive charges to Vss, and a drive circuit 30 for driving the positive charge extraction circuit 10 and the discharge circuit 20. The positive charge extraction circuit 10 and the discharge circuit 20 are provided with a positive charge extraction capacitor C1 and a discharge capacitor C2, respectively.
또, 상기 구동 회로(30)로서는 대체로 링 발진기(ring oscillator)가 사용된다. 도면에서, 참조 부호 INT는 인버터(inverter)를 나타내고 있다. 이와 같은 구성을 갖는 기판 전압 발생기의 동작을 제2도를 참조하면서 설명하면 다음과 같다.In addition, a ring oscillator is generally used as the drive circuit 30. In the figure, reference numeral INT denotes an inverter. The operation of the substrate voltage generator having such a configuration will be described below with reference to FIG.
먼저, 구동 회로(30)의 출력(PRO)이 '하이 레벨(VDD)'로 되면, 노드 N1은 커패시터 C1과의 커플링(coupling)에 의해 -αV로 되고, 노드 N2는 커패시터 C2와의 커플링에 의해 │VTP│로 된다. 이때의 노드 VBB는 -αV로 하강된 커패시터 C1과의 전하 배분(charge sharing)량 만큼 하강하게 된다. 다음, 구동 회로(30)의 출력(PRO)이 '로우 레벨(Vss)'로 되면, 노드 N1은 커패시터 C1과의 커플링에 의해 +βV만큼 상승하게 되고, 노드 N2는 커패시터 C2와의 커플링에 의해 거의 (-VDD) +│VTP│까지 하강된다.First, when the output PRO of the driving circuit 30 becomes 'high level V DD ', the node N1 becomes -αV by coupling with the capacitor C1, and the node N2 couples with the capacitor C2. The ring makes | V TP | At this time, the node VBB is lowered by the charge sharing amount with the capacitor C1 lowered to −αV. Next, when the output PRO of the driving circuit 30 becomes 'low level Vss', the node N1 is raised by + βV by the coupling with the capacitor C1, and the node N2 is connected to the coupling with the capacitor C2. By approximately (-V DD ) + │V TP |
이때, 노드 VBB로부터 추출되어 커패시터 C1에 충전되어 있던 양전하가 Vss로 방전된다. 즉, 노드 N1은 Vss가 된다. 이후, 구동 회로(30)의 출력(PRO)이 다시 '하이 레벨(VDD)'로 되면, 앞에서 설명된 바와 같이, 커패시터 C1은 노드 VBB로부터 양전하를 추출한다.At this time, the positive charge extracted from the node VBB and charged in the capacitor C1 is discharged to Vss. In other words, the node N1 becomes Vss. Thereafter, when the output PRO of the driving circuit 30 goes back to the 'high level V DD ', as described above, the capacitor C1 extracts the positive charge from the node VBB.
이상과 같은 동작이 반복되어 노드 VBB의 전압이 원하는 값에 도달되면 이를 검출하는 검출기(도시되지 않음)에 의해 구동 회로(30)의 동작이 중단되는데, 이로써, 노드 VBB로부터의 양전하의 추출이 중지된다.When the above operation is repeated and the voltage of the node VBB reaches a desired value, the operation of the driving circuit 30 is stopped by a detector (not shown) which detects the voltage of the node VBB, thereby stopping the extraction of the positive charge from the node VBB. do.
앞에서 설명된 바와 같이, 접합에서의 누설과 소자에서의 스위칭 동작 등의 요인들로 인해 노드 VBB의 전압이 상승하면, 검출기에 의해 구동 회로(30)가 다시 동작하게 되어 VBB 노드로부터의 양전하 추출 동작이 재개됨으로써 기판 전압에 대한 제어가 이루어진다.As described above, when the voltage of the node VBB rises due to factors such as leakage at the junction and switching operation in the device, the driving circuit 30 is operated again by the detector, thereby extracting the positive charge from the VBB node. This resume allows control of the substrate voltage.
그러나, 이상에서 설명된 종래의 기판 전압 발생기는 DRAM의 동작 주파수에 따라 일정하게 동작하는 것이므로, DRAM의 동작 주파수가 달라지면 앞에서 이미 설명된 바와 같은 문제점들이 발생된다. 예를 들어, 어떤 동작 주파수 f1에서 기판으로 유입되는 양 i1 만큼의 양전하를 추출하는 기판 전압 발생기를 가정할 때, DRAM의 동작 주파수가 f1보다 더 높아지게 되어(즉, DRAM의 동작 속도가 더 빨라지게 되어) 소자의 스위칭 횟수가 증가함으로써 기판으로 유입되는 양전하의 양이 증가하는 경우에는, 기판 전압 발생기가 기판에 유입되는 양전하를 충분히 추출해 내지 못함에 따라 노드 VBB의 전압이 상승한다. 결국, 이로 인해 '래치 업'의 발생, 드레솔드 전압의 감소로 인한 누설 전류의 증가 및 소자가 분리 특성의 악화, 접합 커패시턴스의 증가로 인한 부하의 증가, 등과 같은 결함들이 발생된다.However, since the conventional substrate voltage generator described above operates constantly according to the operating frequency of the DRAM, the problems as described above are generated when the operating frequency of the DRAM is changed. For example, assuming a substrate voltage generator that extracts positive charge into the substrate at a certain operating frequency f1, the operating frequency of the DRAM will be higher than f1 (i.e., the operating speed of the DRAM will be faster). When the number of switching of the elements increases, the amount of positive charges flowing into the substrate increases, so that the voltage of the node VBB increases as the substrate voltage generator does not sufficiently extract the positive charges flowing into the substrate. Eventually, this results in defects such as 'latch up', increased leakage current due to reduced threshold voltages, deterioration of device isolation characteristics, increased load due to increased junction capacitance, and so on.
반면, 어떤 동작 주파수 f1에서 기판으로 유입되는 양 i1 이상의 양전하를 추출하는 기판 전압 발생기를 가정할 때, DRAM의 동작 속도가 상대적으로 느려져(DRAM의 동작 주파수가 f1보다 낮아져) 소자의 스위칭 횟수가 감소함으로써 기판으로 유입되는 양전하의 양이 아주 감소하는 경우에는, 기판으로 유입되는 양전하의 양 보다 기판 전압 발생기가 기판으로부터 추출하는 양전하의 양이 휠씬 많아져 노드 VBB의 전압이 크게 하강됨으로 인해 VBB 노드의 전압의 스윙(swing) 폭이 커지게 된다. 이는 기판 전압이 불안정하게 됨을 의미하며, 이로 인해 불안정한 소자 동작이 유발된다.On the other hand, assuming that the substrate voltage generator extracts positive charges greater than i1 flowing into the substrate at a certain operating frequency f1, the operating speed of the DRAM is relatively slow (because the operating frequency of the DRAM is lower than f1), thereby reducing the switching frequency of the device. When the amount of positive charges flowing into the substrate is greatly reduced, the amount of positive charges extracted from the substrate by the substrate voltage generator is much larger than the amount of positive charges flowing into the substrate. The swing width of the voltage becomes large. This means that the substrate voltage becomes unstable, resulting in unstable device operation.
즉, 기판 전압이 크게 변하여 움직임으로 인해 소자의 입력 레벨(VIHVIL)과 기준 전압값들 등이 변하게 됨으로써 소자 동작에 큰 문제가 발생된다.That is, the substrate voltage is greatly changed and the input voltage (V IH V IL ) and the reference voltage values of the device are changed due to the movement, which causes a big problem in device operation.
더욱이 동일 소자내에 다른 동작 주파수를 갖는 부분들이 존재할 경우 위의 문제는 더욱 커지게 된다.Moreover, the problem becomes larger when there are parts having different operating frequencies in the same device.
본 발명의 목적은 동작 속도에 따라서 반도체 메모리 장치가 최적화된 동작을 수행하도록 하는 것이다.An object of the present invention is to allow a semiconductor memory device to perform an optimized operation according to an operating speed.
본 발명의 다른 목적은 동작 주파수에 따라 가변되는 특성을 갖는 회로를 구비하는 반도체 메모리 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor memory device having a circuit having a characteristic that varies with an operating frequency.
이와 같은 목적들을 달성하기 위한 본 발명의 동기형 반도체 메모리 장치는: 외부 클럭 신호의 주파수를 검출하고 상기 외부 클럭의 주파수 변화에 대응되는 주파수의 출력 신호를 출력하는 주파수 검출 수단과, 반도체 기판에 소정의 전압을 공급하기 위한 기판 전압 발생 수단을 포함하고; 상기 기판 전압 발생 수단은; 적어도 하나 이상의 커패시터들을 구비하고 그리고 반도체 기판으로부터 전하를 추출하여 상기 반도체 기판의 전압을 조절하기 위한 전하 추출 수단과, 적어도 하나 이상의 커패시터들을 구비하고 상기 전하 추출 수단에 의해 추출된 상기 전하를 방전하기 위한 방전 수단과, 상기 전하 추출 수단 및 상기 방전 수단을 각각 구동하기 위한 구동 수단을 가지며; 상기 전하 추출 수단의 전하 추출량과 상기 구동 수단의 동작 속도는 상기 주파수 검출 수단의 상기 출력에 의해 제어되는데 그 특징이 있다.A synchronous semiconductor memory device of the present invention for achieving the above objects includes: frequency detecting means for detecting a frequency of an external clock signal and outputting an output signal of a frequency corresponding to a frequency change of the external clock; Substrate voltage generating means for supplying a voltage of; The substrate voltage generating means; Charge extracting means having at least one capacitor and for extracting charge from the semiconductor substrate to regulate the voltage of the semiconductor substrate, and for discharging the charge with at least one capacitor and extracted by the charge extracting means Discharge means, drive means for driving said charge extraction means and said discharge means, respectively; The charge extraction amount of the charge extraction means and the operating speed of the driving means are controlled by the output of the frequency detecting means.
다른 특징으로서, 본 발명의 동기형 반도체 메모리 장치는; 동작 전압보다 상승된 소정의 전압을 발생시키기 위한 적어도 하나 이상의 커패시터들과, 이 커패시터들의 구동을 위한 커패시터 구동 수단을 구비하는 승압 전압 발생 수단을 부가적으로 포함하고; 상기 커패시터들의 용량과 상기 커패시터 구동 수단의 동작 속도는 상기 주파수 검출 수단의 상기 출력에 의해 제어된다.In another aspect, the synchronous semiconductor memory device of the present invention; Further comprising boosted voltage generating means having at least one capacitor for generating a predetermined voltage higher than an operating voltage and capacitor driving means for driving the capacitors; The capacitance of the capacitors and the operating speed of the capacitor driving means are controlled by the output of the frequency detecting means.
또 다른 특징으로서, 본 발명의 동기형 메모리 장치는; 데이터의 셀프 리프레시를 위한 리프레시 수단을 부가적으로 포함하고; 상기 리프레시 수단의 데이터 유지 주기는 상기 주파수 검출 수단의 상기 출력 신호에 의해 제어되는 것이다.As another feature, the synchronous memory device of the present invention; Further comprising refresh means for self refreshing of the data; The data holding period of the refreshing means is controlled by the output signal of the frequency detecting means.
본 발명의 실시예에 있어서, 상기 주파수 검출 수단은, 소정의 기준 펄스 신호를 발생하는 제1펄스 발생 수단과, 소정의 입력 신호에 응답하여 상기 외부 클럭 신호의 상기 주파수와 동일하거나 혹은 더 크거나 작은 주파수의 펄스 신호들을 발생하는 제2펄스 발생 수단과, 상기 제1펄스 발생 수단으로부터의 상기 기준 펄스 신호가 발생되는 동안 상기 제2펄스 발생 수단으로부터 제공되는 상기 펄스 신호들에 응답하여 상기 외부 클럭 신호의 상기 주파수와 동일한 주파수의 클럭 신호 또는 상기 외부 클럭 신호의 상기 주파수와 상이한 주파수의 클럭 신호를 발생하는 클럭 발생 수단을 포함한다.In an embodiment of the invention, the frequency detecting means comprises: first pulse generating means for generating a predetermined reference pulse signal and equal to or greater than the frequency of the external clock signal in response to a predetermined input signal; A second pulse generating means for generating pulse signals of a small frequency and said external clock in response to said pulse signals provided from said second pulse generating means while said reference pulse signal from said first pulse generating means is generated; Clock generating means for generating a clock signal having a frequency equal to the frequency of the signal or a clock signal having a frequency different from the frequency of the external clock signal.
또 다른 특징으로서, 본 발명의 동기형 메모리 장치는, 상기 제1펄스 발생 수단의 상기 기준 펄스 신호를 소정의 시간 동안 지연시키는 지연 수단을 부가적으로 포함한다.As another feature, the synchronous memory device of the present invention additionally includes delay means for delaying the reference pulse signal of the first pulse generating means for a predetermined time.
실시예에 있어서, 상기 구동 수단은, 상기 주파수 검출 수단의 상기 출력 신호에 의해 응답하여 상기 전하 추출 수단 및 상기 방전 수단을 구동하는 적어도 하나 이상의 카운터들을 포함한다.In an embodiment, said driving means comprises at least one counter which drives said charge extracting means and said discharging means in response to said output signal of said frequency detecting means.
또 다른 특징으로서, 본 발명의 동기형 메모리 장치는, 소정의 데이터 출력 제어 신호가 제공되는 것에 응답하여 데이터 신호를 외부로 출력하기 위한 데이터 출력 수단을 부가적으로 포함한다.As another feature, the synchronous memory device of the present invention additionally includes data output means for outputting the data signal to the outside in response to the predetermined data output control signal being provided.
실시예에 있어서, 상기 데이터 출력 수단은, 소정의 제1주파수 영역에서 상기 외부 클럭 신호의 소정의 제1에지를 기준으로 상기 데이터 출력 제어 신호를 발생하고, 소정의 제2주파수 영역에서는 상기 외부 클럭 신호의 소정의 제2에지를 기준으로 상기 데이터 출력 제어 신호를 발생하며, 상기 제1주파수 영역과 상기 제2주파수 영역 사이의 제3주파수 영역에서는 상기 외부 클럭 신호의 상기 제2에지를 기준으로 상기 데이터 제어 신호를 발생하되 상기 데이터 제어 신호가 상기 주파수 검출기의 출력에 따라 지연되도록 하는 데이터 출력 제어 수단을 구비한다.In an embodiment, the data output means generates the data output control signal with reference to a predetermined first edge of the external clock signal in a predetermined first frequency region, and in the predetermined second frequency region, the external clock. The data output control signal is generated based on a predetermined second edge of the signal, and in the third frequency region between the first frequency region and the second frequency region, the data output control signal is generated based on the second edge of the external clock signal. And a data output control means for generating a data control signal and causing the data control signal to be delayed in accordance with the output of the frequency detector.
이제부터는, 첨부된 도면들을 참조하면서 본 발명에 대해 상세히 설명해 나가도록 하겠다. 앞에서 제1도를 참조하여 설명한 바와 같이, 기판 전압(VBB)을 발생시킴에 있어, 기판 전압의 레벨을 결정하는 것은 기판으로 유입된 전하를 추출하는 커패시터(C1) 및 이를 구동하는 구동 회로(30)이다. 전하 추출용 커패시터(C1)의 크기가 클 수록 그리고 구동 회로(20)(즉, 링 발진기)의 동작 속도가 빠를 수록 기판 전압은 크게 변화될 수 있다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. As described above with reference to FIG. 1, in generating the substrate voltage V BB , determining the level of the substrate voltage includes: a capacitor C1 extracting charges introduced into the substrate and a driving circuit for driving the substrate voltage V BB ; 30). The larger the size of the charge extraction capacitor C1 and the faster the operating speed of the driving circuit 20 (that is, the ring oscillator), the larger the substrate voltage.
따라서, 본 발명의 기술 요지는, 예컨대, 반도체 메모리 장치가 특정 회로(또는 회로들)의 동작 주파수를 검출하는 적어도 하나 이상의 주파수 검출기(frequency detector)를 구비하도록 하여, 예를 들어, 기판 전압 발생기의 경우, 기판으로부터 전하를 추출하는 커패시터의 전하 추출 능력과 전하 추출용 커패시터에 대한 구동 능력이 동작 주파수에 대응되게 조절될 수 있도록 하는데 있다.Accordingly, the technical gist of the present invention allows, for example, a semiconductor memory device to have at least one frequency detector that detects the operating frequency of a particular circuit (or circuits), for example, of a substrate voltage generator. In this case, the charge extraction capability of the capacitor extracting the charge from the substrate and the driving ability for the charge extraction capacitor can be adjusted to correspond to the operating frequency.
제3도에는 본 발명에 따른 기판 전압 발생기의 바람직한 실시예가 도시되어 있다. 제3도를 참조하면, 본 실시예의 기판 전압 발생기는 해당 회로의 동작 주파수를 검출하는 주파수 검출기(100)와, 복수의 링 발진기들(‥‥ 210#i, 210#j‥‥)로 구성되는 구동 회로(200)와, 링 발진기들(‥‥ 210#i, 210#j‥‥)의 수에 각각 대응되는 수의 전하 추출 회로들(‥‥ 310#i, 310#j‥‥) 및 방전 회로들(‥‥ 320#i, 320#j‥‥)로 구성된다. 이와 같은 구성을 갖는 기판 전압 발생기에 있어서, 주파수 검출기(100)는 동작 주파수에 따라 링 발진기들(‥‥ 210#i, 210#j‥‥)의 구동 동작과 커패시터들(‥‥Ci1, Ci2‥‥‥ Cj1, Cj2‥‥)의 용량을 각각 조절한다.3 shows a preferred embodiment of a substrate voltage generator according to the invention. Referring to FIG. 3, the substrate voltage generator of this embodiment includes a frequency detector 100 for detecting an operating frequency of a corresponding circuit, and a plurality of ring oscillators (... 210 # i, 210 # j ...). The number of charge extracting circuits (... 310 # i, 310 # j ...) and the discharge corresponding to the number of the driving circuit 200, the ring oscillators 210 ... i, 210 # j ... Circuits (... 320 # i, 320 # j ...). As in the substrate voltage generator having such a configuration, the frequency detector 100 is the driving operation of the ring oscillator and the capacitor in accordance with the operating frequency (210 ‥‥ # i, # j ‥‥ 210) (‥‥ C i 1, It regulates the capacity of the C i 2 ‥‥‥ C j 1, C j 2 ‥‥) respectively.
이 제어 동작에 있어서, 주파수 검출기(100)가 링 발진기들(‥‥ 210#i,210#j‥‥) 및 커패시터들(‥‥Ci1, Ci2‥‥‥ Cj1, Cj2‥‥)의 용량 제어함으로써 기판 전압 레벨을 가져오는 과정을 구체적으로 설명하면 다음과 같다. 즉, 주파수 검출기(100)는 동작 주파수에 대응되는 자신의 출력 Fi(여기서, i = 0, 1‥‥‥ n-2, n-1, n)를 구동 회로(200) 및 커패시터들(‥‥Ci1, Ci2‥‥‥ Cj1, Cj2‥‥)로 제공한다. 예컨대, 주파수 검출기(100)의 출력이 F(n-2)일 때는 링 발진기 210#i및 210#j가 동작되어 전하 추출 회로 310#i및 310#j 그리고 방전 회로 320#i 및 320#j가 각각 구동된다. 주파수 검출기(100)의 출력이 F(n-1)일 때는 링 발진기 201#i만이 동작되어 전하 추출 회로 310#j 및 방전 회로 320#j 만 각각 구동된다. 이때, 각 링 발진기(‥‥ 210#i, 210#j,‥‥)의 출력은 주파수 검출기(100)의 출력 Fi에 대응되는 주파수를 갖는다.In this control operation, the frequency detector 100 of the ring oscillator (210 ‥‥ # i, # j ‥‥ 210) and the capacitor (‥‥ C i 1, C i 2 j ‥‥‥ C 1, C j The process of obtaining the substrate voltage level by controlling the capacitance of 2 ... will be described in detail as follows. That is, the frequency detector 100 drives its output Fi (where i = 0, 1 .... n-2, n-1, n) corresponding to the operating frequency to the driving circuit 200 and the capacitors (... C i 1, C i 2 ... C j 1, C j 2 ... For example, when the output of the frequency detector 100 is F (n-2), the ring oscillators 210 # i and 210 # j are operated to charge extraction circuits 310 # i and 310 # j and discharge circuits 320 # i and 320 # j. Are driven respectively. When the output of the frequency detector 100 is F (n-1), only the ring oscillator 201 # i is operated to drive only the charge extraction circuit 310 # j and the discharge circuit 320 # j, respectively. At this time, the output of each of the ring oscillators 210 # i, 210 # j, ... has a frequency corresponding to the output Fi of the frequency detector 100.
따라서, 링 발진기들(‥‥ 210#i, 210#j‥‥)은 전하 추출 회로들(‥‥ 310#i, 310#j‥‥ )과 방전 회로들(‥‥ 320#i, 320#j‥‥)내 커패시터들(‥‥ Ci1, Cj1,‥‥; ‥‥ Ci2, Cj2‥‥)의 용량을 동작 주파수에 대응되게 각각 제어한다. 결국, 상대적으로 낮은 동작 주파수일 때에는 링 발진기들(‥‥ 210#i, 210#j,‥‥)이 상대적으로 낮은 주파수의 출력(‥‥ PROi, PROj‥‥)을 갖게되고 커패시터들(‥‥ Ci1, Cj1‥‥; ‥‥ Ci2, Cj2‥‥)은 상대적으로 작은 용량을 갖는 반면, 상대적으로 높은 동작 주파수일 때에는 링 발진기들(‥‥ 210#i, 210#j,‥‥)이 상대적으로 높은 주파수의 출력(‥‥ PROi, PROj‥‥)을 갖게 되고 커패시터들(‥‥ Ci1, Cj1‥‥; ‥‥ Ci2, Cj2‥‥)은 상대적으로 큰 용량을 갖는다.Therefore, the ring oscillators 210 # i and 210 # j are characterized by charge extraction circuits 310 # i and 310 # j, and discharge circuits 320 # i and 320 # j. The capacitors of the capacitors (C i 1, C j 1, ...; C i 2, C j 2 ...) are controlled in correspondence with the operating frequency. After all, at relatively low operating frequencies, ring oscillators 210 # i, 210 # j, ... will have relatively low frequency outputs (PROi, PROj ...) and capacitors C i 1, C j 1 ...; C i 2, C j 2 ... ... have relatively small capacitances, while ring oscillators (210 210i, 210 #) at relatively high operating frequencies j, ‥ ‥) has a relatively high frequency output (‥ ‥ PROi, PROj ‥ ‥) and capacitors (‥ ‥ C i 1, C j 1 ‥ ‥ ‥ ... C i 2, C j 2 ‥ ‥ ) Has a relatively large capacity.
제4도는 본 발명에 따른 링 발진기의 바람직한 실시예를 나타내고 있다. 이 실시예의 링 발진기는 복수개의 카운터(CNTi#0-CNTi#n)와, 제어 로직(control logic)(211#i)으로 구성된다. 카운터 CNTi#(n-1)의 출력 신호가 링 발진기의 구동 신호 PROi로서 출력되고 있을 때, 동작 주파수가 더 높아지면(즉, 동작 속도가 더 빨라지면) 주파수 검출기(100)의 출력 Fi도 더 높은 주파수를 갖게 된다. 이에 따라, 제어 로직(211#i)은 상대적으로 더 높은 주파수의 출력을 갖는 카운터 CNTi#(n-2)의 출력을 피드백(feedback)함에 따라 구동 회로가 빠르게 동작되게 한다. 반면, 동작 주파수가 낮아지면(즉, 동작 속도가 더 느려지면) 주파수 검출기(100)의 출력 Fi도 더 낮은 주파수를 갖게 됨에 따라, 제어 로직(211#i)은 상대적으로 낮은 주파수의 출력을 갖는 카운터 CNTi#n의 출력을 피드백함에 따라 구동 회로가 더 느리게 동작되게 한다. 이렇게 함으로써, 동작 주파수에 대응하여 기판 전압 발생 동작이 제어된다.4 shows a preferred embodiment of a ring oscillator according to the present invention. The ring oscillator of this embodiment is composed of a plurality of counters CNT i # 0-CNT i #n and control logic 211 # i. When the output signal of the counter CNT i # (n-1) is output as the drive signal PROi of the ring oscillator, the output Fi of the frequency detector 100 is also increased when the operating frequency is higher (that is, the operating speed is faster). You will have a higher frequency. Accordingly, the control logic 211 # i causes the driving circuit to operate quickly by feeding back the output of the counter CNT i # (n-2) having a relatively higher frequency output. On the other hand, when the operating frequency is lowered (i.e., the operating speed is slower), the output Fi of the frequency detector 100 also has a lower frequency, so that the control logic 211 # i has a relatively low frequency output. Feeding back the output of the counter CNT i #n causes the drive circuit to run slower. By doing this, the substrate voltage generation operation is controlled corresponding to the operating frequency.
제5도는 본 발명에 따른 주파수 검출기의 바람직한 실시예를 보이고 있고, 제6도에는 제5도의 타이밍도가 도시되어 있다. 제5도를 참조하면, 본 실시예의 주파수 검출기는, 복수개의 카운터 (CNT#0∼CNT#n)와, 소정의 주기를 갖는 펄스 신호를 발생하는 펄스 발생기(110)및,복수의 비교 로직(‥‥ COM#(n-2), COM#(n-1), COM#n)으로 구성된다. 각 비교 로직(‥‥ COM#(n-2), COM#(n-1), COM#n)은 펄스 발생기(110)로부터 펄스(PG0)가 제공되는 동안 해당 카운터의 출력을 감지한다. 예를 들어, 제6도를 참조하면, 펄스 발생기(110)로부터 제공되는 펄스의 리딩 에지(leading edge)에서, 카운터 CNT#(n-2)의 출력 COUT(n-2)가 '하이 레벨'을 유지하면, 비교 로직 COM#(n-2)는 출력 신호 F(n-2)를 발생한다. 이와 같은 상태에서, 카운터 CNT#(n-1)의 출력 COUT(n-1) 역시 '하이 레벨'을 유지하면, 비교 로직 COM#(n-1)는 출력 신호 F(n-1)를 발생한다.FIG. 5 shows a preferred embodiment of the frequency detector according to the invention, and FIG. 6 shows a timing diagram of FIG. Referring to FIG. 5, the frequency detector of this embodiment includes a plurality of counters CNT # 0 to CNT # n, a pulse generator 110 for generating a pulse signal having a predetermined period, and a plurality of comparison logics ( COM # (n-2), COM # (n-1), and COM # n. Each comparison logic COM # (n-2), COM # (n-1), and COM # n sense the output of the counter while the pulse PG0 is provided from the pulse generator 110. For example, referring to FIG. 6, at the leading edge of the pulse provided from pulse generator 110, output COUT (n-2) of counter CNT # (n-2) is 'high level'. Is maintained, the comparison logic COM # (n-2) generates the output signal F (n-2). In this state, if the output COUT (n-1) of the counter CNT # (n-1) also remains 'high level', the comparison logic COM # (n-1) generates the output signal F (n-1). do.
본 발명에 따른 동작 주파수의 검출은, 이상에서 설명된 바와는 달리, 특정한 시간에서만 이루어지도록 할 수도 있다. 이와 같은 방식이 제7도에 도시되어 있다. 제7도에 도시된 바와 같이, 메모리 장치의 외부로부터 소정의 클럭이 제공되고(row address strobe)신호가 '로우 레벨'로 천이되면(메모리 억세스가 시작되는 시점),그로부터 소정의 시간이 경과한 후에 펄스 신호가 발생되게 하고, 이때까지 입력된 외부 클럭의 수를 계수(counting)하여 동작 주파수를 감지한다.The detection of the operating frequency according to the present invention may be made only at a specific time, as described above. This is illustrated in FIG. As shown in Fig. 7, a predetermined clock is provided from the outside of the memory device, (row address strobe) When the signal transitions to the 'low level' (point of time when memory access starts), a pulse signal is generated after a predetermined time has elapsed therefrom, and counting the number of external clocks inputted up to this time ) To detect the operating frequency.
이상에서 설명된 바와 같은 본 발명에 따르면, 동작 주파수가 상대적으로 낮을 때에는, 제3도를 참조하여, 커패시터 Ci만을 사용하여 VBB 노드의 전압 레벨을 조절하고, 동작 주파수가 상대적으로 높을 때에는 커패시터 Ci와 Cj를 사용하여 VBB노드의 전압 레벨을 조절함으로써 동작 주파수의 변화에 따라 안정된 VBB 동작 특성을 얻을 수 있게 된다.According to the present invention as described above, when the operating frequency is relatively low, referring to FIG. 3, only the capacitor C i is used to adjust the voltage level of the VBB node, and when the operating frequency is relatively high, the capacitor C By adjusting the voltage level of the VBB node using i and C j , stable VBB operating characteristics can be obtained as the operating frequency changes.
한편, 앞에서 설명된 주파수 검출기는 기판 전압 발생기 뿐만 아니라 승압 전압 발생기(boosted voltage generator)에도 적용될 수 있다. 이렇게하면, 동작 주파수에 따라, 승압 전압 발생기에서 사용되는 커패시터의 용량 및 커패시터를 구동하는 구동 회로의 동작을 상이하게 제어하는 것이 가능하게 되므로 안정된 동작 특성을 얻을 수 있게 된다.Meanwhile, the frequency detector described above may be applied to a boosted voltage generator as well as a substrate voltage generator. This makes it possible to control the capacitance of the capacitor used in the boosted voltage generator and the operation of the driving circuit for driving the capacitor differently according to the operating frequency, thereby obtaining stable operating characteristics.
또한, 위에서 설명한 주파수 감지기는 동기형 DRAM의 데이터 유지 모드(data retention mode)를 위한 즉, 셀프 리프레시를 위한 회로(이하, '리프레시 회로'라 함)에도 적용될 수 있다. 다음에는 도면들을 참조하면서 이에 대해 설명한다. 제8a도는 잘 알려진 리프레시 회로의 기능 블럭도를 나타내고 있고, 제8b도는 이 회로의 타이밍도이다(38-ns 4-Mb DRAM WITH BATTERY BACK-UP MODE, IEEE JSSC, vol. 25, no. 5. Oct., 1990.). 제8a도 및 제8b도에서, CBR은 CAS(column address strobe) Before RAS(row address strobe)의 약자이고, BBU는 Battery Back-Up의 약자이다. 제8a도를 참조하면, 이 리프레시 회로에서는, 링 발진기와 2진 카운터(binary counter)들로 이루어지는 내부의 리프레시 타이머에 의해 셀 데이터 리프레시 주기(cell data refresh period)가 결정된다. 그러나, 이 회로에서는 내부의 링 발진기가 사용되므로 동작 조건에 따라 셀 데이터 리프레시 주기가 변하는 문제가 발생된다.In addition, the frequency detector described above may be applied to a circuit for data retention mode of a synchronous DRAM, that is, a self refresh (hereinafter referred to as a 'refresh circuit'). Next, this will be described with reference to the drawings. FIG. 8A shows a functional block diagram of a well-known refresh circuit, and FIG. 8B is a timing diagram of this circuit (38-ns 4-Mb DRAM WITH BATTERY BACK-UP MODE, IEEE JSSC, vol. 25, no. 5. Oct., 1990.). In FIGS. 8A and 8B, CBR stands for column address strobe (CAS) before row address strobe (RAS), and BBU stands for Battery Back-Up. Referring to FIG. 8A, in this refresh circuit, a cell data refresh period is determined by an internal refresh timer consisting of a ring oscillator and binary counters. However, in this circuit, since an internal ring oscillator is used, a problem arises in that the cell data refresh period changes depending on the operating conditions.
따라서 내부의 링 발진기 대신 안정된 클럭을 제공하는 외부의 링 발진기를 사용하면 동작 조건에 따라 일정한 기준 신호를 얻을 수 있고, 동작 주파수에 따라 카운터들의 출력들을 조합하면 항상 안정된 셀 데이터 리프레시를 행할 수 있게 된다.Therefore, by using an external ring oscillator that provides a stable clock instead of an internal ring oscillator, a constant reference signal can be obtained according to operating conditions, and stable cell data refresh can always be performed by combining outputs of counters according to operating frequencies. .
또한, 위에서 설명한 주파수 감지기는 동기형 메모리(DRAM,SRAM)에 있어서, 데이터 출력 제어 및 연쇄 지연 제어(delay chain control)에도 적용될 수 있다. 제9a도는 동기형 DRAM에서의 데이터 출력 방식을 나타내고 있다. 이 방식의 경우, 외부 클럭이 제공되는 것에 응답하여 내부 클럭(DOUTi0E DOUTi1E)을 발생시키는데, 외부 클럭에 대한 응답에 있어서 지연 시간(delay1)이 존재하므로, 실제적으로 내부 클럭(DOUTi0E DOUTi1E)의 발생 시점은 지연된다.The frequency detector described above may also be applied to data output control and delay chain control in synchronous memory (DRAM, SRAM). 9A shows a data output method in a synchronous DRAM. In this method, the internal clock DOUTi0E DOUTi1E is generated in response to the external clock being provided. Since a delay time delay1 exists in response to the external clock, the actual time of the internal clock DOUTi0E DOUTi1E is actually generated. Is delayed.
이로 인해, AC 파라메터(parameter)상 데이터의 출력 지연 시간(tSAC)이 길어지는 문제가 생기며, 나아가 클럭 주파수가 매우 높은 경우(즉, 클럭의 주기가 매우 작은 경우)에는 주어진 시간내에 데이터(DOUT)를 출력하지 못하게 되는 문제가 발생된다.This causes a problem that the output delay time tSAC of the data on the AC parameter becomes long, and furthermore, when the clock frequency is very high (that is, when the clock cycle is very small), the data DOUT within a given time. There is a problem that will not output.
이의 해결을 위해 램버스(Rambus) DRAM(500Mbyte/Sec Data-Rate∼ , N. Kushiyama, et al, pp. 60-61, Symposium on VLSI Circuits, 1992.)에서는, 제9b도에 도시된 바와 같이, 이전 클럭의 에지를 이용하여 데이터(DOUT)의 출력을 제어하는 방식을 채택하고 있다.In order to solve this problem in Rambus DRAM (500 Mbyte / Sec Data-Rate ~, N. Kushiyama, et al, pp. 60-61, Symposium on VLSI Circuits, 1992.), as shown in Figure 9b, The edge of the previous clock is used to control the output of data (DOUT).
그러나, 이 방식에서도, 제9c도에 도시된 바와 같이, 주파수가 낮아지는 경우에는 다음과 같은 문제가 발생된다. 즉, 주파수가 떨어지는 경우에, 이전 클럭의 에지를 이용하면, 이전 클럭의 에지로부터 데이터(DOUT)가 출력되는 시간까지는 일정하므로 이 경우에는 데이터 (DOUTi0)가 미리 출력 되어서(즉, - tSAC), 실제로 데이터를 페치(fetch)해야 하는 시점에서는, 페치되어야 할 데이터(즉, 유효 데이터)(DOUTi0) 대신 무효 데이터(invalid data)(DOUTi1)가 페치된다.However, even in this manner, as shown in FIG. 9C, the following problem occurs when the frequency is lowered. In other words, when the frequency drops, the edge of the previous clock is used until the time at which the data DOUT is output from the edge of the previous clock. In this case, the data DOUTi0 is output in advance (that is,-tSAC). In fact, at the point where data should be fetched, invalid data DOUTi1 is fetched instead of data to be fetched (ie, valid data) DOUTi0.
이와 같은 문제를 해결하기 위해, 본 발명에서는 데이터 출력 제어에 있어서도 앞에서 설명된 주파수 검출 방식을 적용한다. 제10a도 내지 제10c도에는 본 발명에 따라 주파수 검출 기능을 갖는 데이터 출력 제어 방식이 도시되어 있다. 제10a도는 저주파에서의 데이터 출력 제어 방식을 나타낸 타이밍도이고, 제10b도는 고주파에서의 데이터 출력 제어 방식을 나타낸 타이밍도, 제10c도는 중간 주파수에서의 데이터 출력 제어 방식의 타이밍도이다.In order to solve such a problem, the present invention applies the above-described frequency detection method also to data output control. 10A to 10C show a data output control method having a frequency detection function according to the present invention. FIG. 10A is a timing diagram showing a data output control scheme at low frequency, FIG. 10B is a timing diagram showing a data output control scheme at high frequency, and FIG. 10C is a timing diagram of a data output control scheme at intermediate frequency.
본 발명에 따르면, 현저히 낮은 동작 주파수인 제1주파수에서는, 제10a도에 도시된 바와 같이, 해당 클럭에 의해 데이터 출력이 제어 되도록 하고, 현저히 높은 동작 주파수인 제2주파수에서는, 제10b도에 도시된 바와 같이, 이전 클럭의 에지에 의해 데이터 출력이 제어되도록 한다. 또한, 상기 제1주파수와 제2주파수 사이의 중간 주파수인 제3주파수에서는, 제10c도에 도시된 바와 같이, 이전 클럭의 에지를 이용하되 동작 주파수에 따라서 지연 시간(delay)이 가변되도록 하여 데이터 출력 제어가 이루어지도록 함으로써, 동작 주파수가 빠른 경우에는 데이터 출력 속도가 빨라지게 하고(즉, tSAC이 상대적으로 짧아지게 하고), 동작 주파수가 느린 경우에는 데이터 출력 속도가 느려지게 한다(즉, tSAC이 상대적으로 길어지게 한다). 제10c도에서,실선은 본 발명에 따른 신호 파형을 나타내고, 점선은 본 발명이 적용되지 않았을 경우 즉, 문제발생(fail)시의 신호 파형을 나타내고 있다.According to the present invention, at the first frequency, which is a significantly lower operating frequency, as shown in FIG. 10A, the data output is controlled by the clock, and at the second frequency, which is a significantly higher operating frequency, as shown in FIG. 10B. As shown, the data output is controlled by the edge of the previous clock. In addition, in the third frequency, which is an intermediate frequency between the first frequency and the second frequency, as shown in FIG. 10C, the edge of the previous clock is used, but the delay time is changed according to the operating frequency. Output control is achieved, which results in a faster data output rate when the operating frequency is high (i.e., a relatively short tSAC) and a slow data output rate when the operating frequency is slow (i.e. Relatively long). In FIG. 10C, the solid line indicates the signal waveform according to the present invention, and the dotted line shows the signal waveform when the present invention is not applied, that is, when a problem occurs.
제11도 및 제12도는 동작 주파수에 따라서 입력 신호의 지연 시간을 변화시키는 주파수 가변 지연 회로의 실시예 및 그 동작 타이밍을 나타내고 있다.11 and 12 show an embodiment of the frequency variable delay circuit for changing the delay time of the input signal in accordance with the operating frequency and its operation timing.
제11도를 참조하면, 주파수 가변 지연 회로는, 주파수 검출기의 출력을 반전시키는 인버터들(INT11~INT13)과, 하나의 노드를 구동하기 위하여 주파수 검출기의 출력 및 그 반전 출력을 받아들이는 트랜지스터들(MP11~MP16, MN11~MN16)로 각각 이루어지는 다수 개의 지연 유닛들(D1-Dn)과,커패시터들(CD1, CD2‥‥)로 구성된다 이 주파수 가변 지연 회로에서는, 주파수 검출기에 의해 제어되어 동작 주파수에 따라 지연 유닛들(D1-Dn)이 선택적으로 구동됨으로써 입력 신호의 지연 시간이 동작 주파수에 따라 변화된다. 예컨대, 제12도를 참조하여, 입력 신호 IN이 이 회로로 제공된다할 때, OUT1은 주파수 검출기의 출력 F0~F2가 모두 인에이블 상태일 때의 지연된 파형이고, OUT2는 주파수 검출기의 출력 F0와 F2가 인에이블 상태일 때의 지연 파형, 그리고 OUT3은 주파수 검출기의 출력 F0 만이 인에이블 상태일 때의 지연 파형이다.Referring to FIG. 11, the frequency variable delay circuit includes inverters INT11 to INT13 for inverting the output of the frequency detector and transistors for receiving the output of the frequency detector and its inverted output to drive one node ( It consists of a plurality of delay units D1-Dn each consisting of MP11 to MP16 and MN11 to MN16, and capacitors C D 1 and C D 2 .. In this frequency variable delay circuit, a frequency detector By controlling and selectively driving the delay units D1-Dn according to the operating frequency, the delay time of the input signal is changed according to the operating frequency. For example, referring to FIG. 12, when the input signal IN is provided to this circuit, OUT1 is a delayed waveform when the outputs F0 to F2 of the frequency detector are all enabled, and OUT2 is the output F0 of the frequency detector. The delay waveform when F2 is enabled, and OUT3 is a delay waveform when only the output F0 of the frequency detector is enabled.
한편, 동기형 메모리에서는, 외부 입력 클럭과 다른 입력들(특히, 어드레스와 입력 데이터) 사이의 충분한 셋업 시간 및 홀드 시간을 보장하기 위하여 DLL(Delay Locked Loop) 혹은 PLL(Phase Locked Loop) 회로를 사용하는데, 이 회로들 또한 동작 주파수에 따라 로킹 시간(locking time)이나 소모 전류에 차이를 보이는 것은 잘 알려진 사실이다.Synchronous memory, on the other hand, uses DLL (Delay Locked Loop) or PLL (Phase Locked Loop) circuitry to ensure sufficient setup and hold time between the external input clock and other inputs (especially addresses and input data). It is well known that these circuits also differ in locking time or current consumption depending on the operating frequency.
따라서, 이 회로들을 동작 주파수에 따라서 다르게 제어하면 로킹 시간도 다르고 저전력의 안정된 동작 특성을 갖는 DLL 회로 또는 PLL 회로를 구현할 수 있게 된다.Therefore, if these circuits are controlled differently according to the operating frequency, it is possible to implement a DLL circuit or a PLL circuit having a different locking time and a stable operation characteristic of low power.
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