KR0170184B1 - Method of manufacturing anti-fuse element - Google Patents
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Abstract
본 발명은 평면형 안티퓨즈 소자의 제조방법에 관한 것으로, 실리콘 기판 위에 산화막을 형성하는 제1단계와; 상기 제1단계의 산화막 위에 실리콘 -게르마늄 및 실리콘을 형성한 후, 이온주입 방법으로 도핑하는 제2 단계와; 상기 제2단계의 실리콘-게르마늄 및 실리콘을 광 리소그래피와 식각 공정으로 패터닝하여 안티퓨즈 소자의 활성영역을 형성하는 제3단계와; 상기 제3단계의 안티퓨즈 소자의 활성영역이 형성된 구조 위에 층간 절연막을 증착한 후, 광 리소그래피와 식각 공정으로 전극 접촉구멍을 형성하는 제4단계와; 상기 제4단계 수행 후 고압 산화공정을 이용하여 전극 접촉구멍의 노출된 실리콘을 연산화시켜 산화막을 형성하는 제5단계와; 상기 제5단계의 산화막이 형성된 구조 위에 금속 박막을 증착한 후, 광 리소그래피와 식각 공정을 이용하여 금속 전극을 형성하는 제6단계를 포함하여 이루어지어, 안티퓨즈 소자의 저 에너지 구동을 실현하고, 아울러 소자의 신뢰성 및 균일도를 개선시키고 전기적 특성을 항상 시킴으로써 안티퓨즈 소자의 프래그래밍 전압 특성을 크게 개선 할 수 있는 효과가 있다.The present invention relates to a method of manufacturing a planar antifuse device, comprising: a first step of forming an oxide film on a silicon substrate; A second step of forming silicon-germanium and silicon on the oxide film of the first step, and then doping by ion implantation; A third step of patterning the silicon-germanium and silicon of the second step by photolithography and etching to form an active region of the antifuse device; A fourth step of depositing an interlayer insulating film on the structure in which the active region of the antifuse device of the third step is formed, and then forming an electrode contact hole by an optical lithography and etching process; A fifth step of forming an oxide film by computing the exposed silicon in the electrode contact hole by using a high pressure oxidation process after performing the fourth step; And depositing a metal thin film on the structure in which the oxide film of the fifth step is formed, and then forming a metal electrode using photolithography and etching processes to realize low energy driving of the anti-fuse device. In addition, by improving the reliability and uniformity of the device and always make the electrical characteristics, there is an effect that can significantly improve the programming voltage characteristics of the anti-fuse device.
Description
제1도 (a)~(f)는 종래의 평면형 안티퓨즈 소자의 제조방법을 나타낸 단면도.1 (a) to (f) are cross-sectional views showing a conventional method for manufacturing a planar antifuse device.
제2도 (a)~(f)는 본 발명에 의한 평면형 안티퓨즈 소자의 제조방법을 나타낸 단면도.2 (a) to 2 (f) are cross-sectional views showing a method for manufacturing a planar antifuse device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
11,21 : 실리콘 기판(silicon substrate) 12,22,15,26 : 산화막(SiO2)11,21: silicon substrate 12,22,15,26: oxide film (SiO 2 )
13 : 다결정 실리콘 (polycrystalline silicon)13: polycrystalline silicon
23 : 실리콘-게르마늄(Si1-XGeX)23: silicon germanium (Si 1-X Ge X )
14,24 : 층간 절연막(inter-layer dielectric)14,24: inter-layer dielectric
25 : 실리콘 박막 (silicon thin film)25: silicon thin film
16,27 : 금속전극 (metal electrode)16,27: metal electrode
본 발명은 안티퓨즈 소자의 제조방법에 관한 것으로, 특히 평면형 안티퓨즈(antifuse)소자를 제조함에 있어서, 금속 필라멘트가 형성되는 활성층으로 실리콘 게르마늄을 사용하여 안티퓨즈 소자의 저 에너지 구동을 실현하고, 아울러 소자의 신뢰성 및 균일도를 개선시키고 전기적 특성을 향상시킬 수 있는 안티퓨즈 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing an anti-fuse device, in particular, in manufacturing a planar anti-fuse device, by using silicon germanium as the active layer on which the metal filament is formed to realize a low energy drive of the anti-fuse device, It relates to a method of manufacturing an anti-fuse device that can improve the reliability and uniformity of the device and improve the electrical properties.
일반적으로 안티퓨즈 소자는 현장 프로그래밍 게이트 어레이 (Field Programmable Gate Array : FPGA)의 프로그래밍 스위치로 응용된다.In general, antifuse devices are applied as programming switches in field programmable gate arrays (FPGAs).
즉, 상기 FPGA 응용을 위한 평면형 안티퓨즈 소자는 정전압 펄스를 소자에 인가함으로써 절연막의 파괴와 활성영역(active layer)에서의 금속 도선 형성(conductive filament formation)으로 프로그래밍 된다.That is, the planar antifuse device for the FPGA application is programmed to break the insulating film and to form a conductive filament formation in the active layer by applying a constant voltage pulse to the device.
제1도는 종래의 평면형 안티퓨즈 소자의 제조방법을 순차적으로 나타낸 것으로서 그 제조방법을 개략적으로 설명하면 다음과 같다. 제1도(a)에 도시된 바와 같이 , 실리콘 기판(11) 위에 열적으로 성장시킨 (thermally grown) 산화막(12) 또는 화학기상증착법(Chemical Vapor Deposition : CVD)에 의해 증착되는 산화막(12)을 기판 전면에 형성한다.FIG. 1 illustrates a conventional method of manufacturing a planar antifuse device, and the manufacturing method thereof will be described in detail as follows. As shown in FIG. 1A, an oxide film 12 thermally grown on a silicon substrate 11 or an oxide film 12 deposited by chemical vapor deposition (CVD) is deposited. It is formed on the front of the substrate.
이어서, 제1도 (b)에 도시된 바와 같이, 상기 산화막(12)위에 다결정 실리콘(13)을 형성한 후, 고농도의 p-형 도펀트(BBF2)를 상기 다결정 실리콘(13)에 이온 주입한다.Subsequently, as shown in FIG. 1B, after the polycrystalline silicon 13 is formed on the oxide film 12, a high concentration of p-type dopant (BBF 2 ) is implanted into the polycrystalline silicon 13. do.
그 후, 열처리로 상기 다결정 실리콘(13) 내에 있는 도펀트를 활성화시킨다.Thereafter, the heat treatment activates the dopant in the polycrystalline silicon 13.
이어서 , 제1도(c)에 도시된 바와 같이, 상기 다결정 실리콘 (13)을 광 리소그래피와 식각 공정으로 패터닝 하여 안티퓨즈 소자의 활성영역(13*)을 정의한다.Subsequently, as shown in FIG. 1C, the polycrystalline silicon 13 is patterned by photolithography and etching to define an active region 13 * of the antifuse device.
그리고, 제1도(d)에 같이, 상기 제1도(c)의 구조 위에 화학기상증착법을 이용하여 층간 절연막(14)을 증착한 후, 광 리소그래피와 식각 공정으로 전극 접촉구멍(contact hole)(14*)을 형성한다.Then, as shown in FIG. 1 (d), the interlayer insulating film 14 is deposited on the structure of FIG. 1 (c) by chemical vapor deposition, followed by an electrode contact hole by optical lithography and etching. (14 *)
제1도 (e)에 도시된 바와 같이, 상기 제1도(d)의 공정후 열산화 공정을 이용하여 상기 전극 접촉구멍(14*)에 5~15nm 정도의 산화막(15)을 형성한다.As shown in FIG. 1 (e), an oxide film 15 having a thickness of about 5 to 15 nm is formed in the electrode contact hole 14 * by using a thermal oxidation process after the process of FIG.
마지막으로, 제1도(e)와 같이, 상기 제1도(e)의 구조 위에 알루미늄과 같은 금속 박막을 증착한 후, 광 리소그래피와 식각 공정을 이용하여금속 전극(16)을 형성하여 평면형 안티퓨즈 소자를 완성한다.Finally, as shown in FIG. 1 (e), a metal thin film such as aluminum is deposited on the structure of FIG. 1 (e), and then the metal electrode 16 is formed using photolithography and etching processes to form a planar anti Complete the fuse element.
상기와 같이 제조되는 안티퓨즈 소자가 FPGA에 응용되기 위해서는 프로그래밍 되기 전에는 높은 저항값, 프로그래밍된 후에는 낮은 저항값을 유지해야 하며, 또한 가능한 한 짧은 프로그래밍 시간과 적절한 프로그래밍 전압을 가져야 한다.In order to be applied to an FPGA, the anti-fuse device manufactured as described above must maintain a high resistance value before being programmed and a low resistance value after being programmed, and have a programming time as short as possible and an appropriate programming voltage.
그리고, 상기 안티퓨즈 소자의 전기적인 특성은 주로 절연산화막(15)의 특성과 활성층(13*) 내에서의 도선 형성 특성에 의해 결정되는데, 종래의 안티퓨즈 소자는 활성층으로 고농도의 p-형으로 도핑된 다결정 실리콘을, 절연막으로는 다결정 실리콘으로부터 열성장된 산화막을 채택하고 있다.In addition, the electrical characteristics of the anti-fuse device is mainly determined by the characteristics of the insulating oxide film 15 and the conducting wire formation characteristics in the active layer 13 *, and the conventional anti-fuse device has a high concentration of p-type as the active layer. Doped polycrystalline silicon is used as the insulating film and an oxide film thermally grown from polycrystalline silicon.
그러나, 상기와 같은 경우 금속 전극이 다결정 실리콘 내로 침투하여 다결정 실리콘과 금속이 합금되어 금속 필라멘트가 형성 되려면 높은 프로그래밍 전류가 요구된다.However, in such a case, a high programming current is required for the metal electrode to penetrate into the polycrystalline silicon and the alloy of the polycrystalline silicon and the metal to form the metal filament.
또한 산화막을 다결정 실리콘으로부터 열 성장시킬 때 다결정 실리콘의 표면 거칠기가 매우 나쁘기 때문에 산화막의 두께 조정이 매우 어려운 점이 있다.In addition, when the oxide film is thermally grown from the polycrystalline silicon, the surface roughness of the polycrystalline silicon is very poor, which makes it difficult to adjust the thickness of the oxide film.
이에 따라, 안티퓨즈 소자의 프로그래밍 전압이 매우 불균일 하게 되는 문제점이 있었다.Accordingly, there is a problem that the programming voltage of the anti-fuse device is very nonuniform.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 금속 필라멘트가 형성될 활성층으로 종래의 다결정 실리콘 대신에 실리콘-게르마늄을 사용하여 평면형 안티퓨즈 소자의 프로그래밍 에너지를 저하시킬 수 있는 안티퓨즈 소자의 제작방법을 제공하는 데에 있다.An object of the present invention for solving the above problems, the production of an anti-fuse device that can reduce the programming energy of the planar anti-fuse device using silicon-germanium instead of conventional polycrystalline silicon as the active layer to be formed metal filament To provide a way.
본 발명의 또 다른 목적은, 절연 산화막을 실리콘-게르마늄이 증착되는 경우 함게 증착한 실리콘 박막을 고압 저온 공정으로 열산화시켜 얻음으로써 절연 산화막의 전기적 특성 및 균일도를 향상시킬 수 있는 안티퓨즈 소자의 제작방법을 제공하는 데에 있다.Yet another object of the present invention is to fabricate an anti-fuse device capable of improving the electrical properties and uniformity of an insulating oxide film by thermally oxidizing a silicon thin film deposited together with silicon-germanium in a high pressure and low temperature process. To provide a way.
상기와 같은 목적을 달성하기 위한 본 발명의 특징은 안티퓨즈 소자의 제조방법은, 실리콘 기판 위에 산화막을 형성하는 제1단계와; 상기 제1단계의 산화막 위에 실리콘 -게르마늄 및 실리콘을 형성한 후, 이온주입 방법으로 도핑하는 제2단계와; 상기 제2단계의 실리콘-게르마늄 및 실리콘을 광 리소그래피와 식각 공정으로 패터닝하여 안티퓨즈 소자의 활성영역을 형성하는 제3단계와; 상기 제3단계의 안티퓨즈 소자의 활성영역이 형성된 구조 위에 층간 절연막을 증착한 후, 광 리소그래피와 식각 공정으로 전극 접촉구멍을 형성하는 제4단계와; 상기 제4단계 수행 후 고압 산화공정을 이용하여 노출된 실리콘을 열산화시켜 산화막을 형성하는 제5단계와; 상기 제5단계의 산화막이 형성된 구조 위에 금속 박막을 증착한 후, 광 리소그래피와 식각 공정을 이용하여 금속 전극을 형성하는 제6단계를 포함하여 이루어지는 데에 있다.Features of the present invention for achieving the above object is a method of manufacturing an anti-fuse device, the first step of forming an oxide film on a silicon substrate; A second step of forming silicon-germanium and silicon on the oxide film of the first step and then doping by ion implantation; A third step of patterning the silicon-germanium and silicon of the second step by photolithography and etching to form an active region of the antifuse device; A fourth step of depositing an interlayer insulating film on the structure in which the active region of the antifuse device of the third step is formed, and then forming an electrode contact hole by an optical lithography and etching process; A fifth step of thermally oxidizing the exposed silicon using a high pressure oxidation process after performing the fourth step to form an oxide film; And depositing a metal thin film on the structure in which the oxide film of the fifth step is formed, and then forming a metal electrode by using photolithography and etching processes.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2도(a)~(f)는 본 발명에 의한 평면형 안티퓨즈 소자의 제조방법을 나타낸 단면도로서, 우선, 제2도(a)에 도시된 바와 같이, 실리콘 기판(21)위에 열적으로 성장시킨 (thermally grown) 산화막 (22) 또는 화학기상증착법(Chemical Vapor Deposition : CVD)에 의해 증착되는 산화막(22)을 기판 전면에 형성한다.2 (a) to (f) are cross-sectional views illustrating a method of manufacturing a planar antifuse device according to the present invention. First, as shown in FIG. 2 (a), they are thermally grown on a silicon substrate 21. A thermally grown oxide film 22 or an oxide film 22 deposited by chemical vapor deposition (CVD) is formed on the entire surface of the substrate.
그리고 제2도(b)에 도시된 바와 같이, 분자선 에피택시 (Molecular Beam Epitaxy : MBE)또는 CVD를 이용하여 상기 산화막(22) 위에 실리콘-게르마늄(23) 및 실리콘(25)을 연속 형성한 후, 고농도의 p-형 도펀트(B, BF2)를 상기 실리콘-게르마늄(23) 및 실리콘 (25)에 이온주입한다.As shown in FIG. 2 (b), after the silicon-germanium 23 and the silicon 25 are continuously formed on the oxide layer 22 by using molecular beam epitaxy (MBE) or CVD, P-type dopants (B, BF 2 ) of high concentration are ion-implanted into the silicon-germanium (23) and the silicon (25).
이때, 상기 실리콘-게르마늄(23) 및 실리콘(25)의 두께는 각각 100~300nm, 5~10nm이다.At this time, the thickness of the silicon-germanium 23 and silicon 25 is 100 ~ 300nm, 5 ~ 10nm, respectively.
제2도(c)에 도시된 바와 같이 , 상기 실리콘-게르마늄(23) 및 실리콘 (25)을 광 리소그래피와 식각 공정으로 패터닝하여 안티퓨즈 소자의 활성영역 (23*,25*)을 형성한다.As shown in FIG. 2C, the silicon-germanium 23 and silicon 25 are patterned by photolithography and etching to form active regions 23 * and 25 * of the antifuse device.
이어서, 제2도 (d)에 도시된 바와 같이 , 상기 제2도(c)의 구조 위에 화학기상증착법을 이용하여 층간 절연막(24)을 증착한후, 광 리소그래피와 식각 공정으로 전극 접촉구멍(contact hole)(24*)을 형성한다.Subsequently, as shown in FIG. 2 (d), the interlayer insulating film 24 is deposited on the structure of FIG. 2 (c) by chemical vapor deposition, and then the electrode contact hole is formed by an optical lithography and etching process. contact hole) (24 *).
그리고, 제2도(e)와 같이 상기 제2도 (d)의 공정 후 고압 산화 (high pressure oxidation) 공정을 이용하여 노출된 전극 접촉 구멍(24*)의 실리콘(25*)을 800℃ 이하의 저온에서 열산화시켜 산화막(26)을 형성한다.Then, as shown in FIG. 2 (e), the silicon 25 * of the electrode contact hole 24 * exposed through the high pressure oxidation process after the process of FIG. 2d (d) is 800 ° C. or less. The oxide film 26 is formed by thermal oxidation at low temperature.
이때, 산화막의 두께는 안티퓨즈 소자의 프로그래밍 전압 즉, 절연파괴 전압에 의해 결정된다.At this time, the thickness of the oxide film is determined by the programming voltage of the anti-fuse device, that is, the dielectric breakdown voltage.
이어서, 제2도(f)에 도시된 바와 같이, 상기 제2도(e)의 구조 위에 알루미늄과 같은 금속 박막을 500~1000nm 증착한 후, 광 리소그래피와 식각 공정을 이용하여 금속 전극(27)을 형성하여 평면형 안티퓨즈 소자를 완성한다.Subsequently, as shown in FIG. 2 (f), 500 to 1000 nm of a metal thin film such as aluminum is deposited on the structure of FIG. 2 (e), and then the metal electrode 27 is formed using optical lithography and etching processes. To form a planar antifuse device.
이상과 같이, 본 발명은 금속 필라멘트가 형성될 활성층으로 종래의 다결정 실리콘 대신에 실리콘-게르마늄을 사용함으로써 평면형 안티퓨즈 소자의 프로그래밍 에너지 즉, 프로그래밍 전류를 저하시킬 수 있다.As described above, the present invention can reduce the programming energy, that is, the programming current, of the planar antifuse device by using silicon-germanium instead of conventional polycrystalline silicon as the active layer on which the metal filament is to be formed.
왜냐하면, 다결정 실리콘보다 실리콘-게르마늄의 열적 버짙(thermal budget : recrystallization and melting)이 낮기 때문이다.This is because the thermal budget (recrystallization and melting) of silicon-germanium is lower than that of polycrystalline silicon.
또한 안티퓨즈 소자의 절연 산화막을 실리콘-게르마늄을 증착할 때 함께 증착한 실리콘 박막을 고압 저온 공정으로 열산화시켜 얻음으로써 절연 산화막의 전기적 특성 및 균일도를 크게 향상시킬 수 있다.In addition, the insulating oxide film of the anti-fuse device is obtained by thermally oxidizing the silicon thin film deposited together when depositing silicon germanium by a high pressure and low temperature process, thereby greatly improving the electrical properties and uniformity of the insulating oxide film.
종래의 실리콘-게르마늄으로부터 산화막을 직접 성장시키는 기술은 게르마늄 원자로 인하여 산화막이 잘 성장되지 않을 뿐만아니라 , 산화막의 전기적 특성도 매우 나쁘지만 , 본 발명에서는 실리콘으로부터 산화막을 성장시키기 때문에 산화막의 특성이 우수하며, 더욱이 고압 공정을 이용하여 산화 공정을 800℃ 이하에서 수행하기 때문에 열산화 시의 게르마늄 확산을 억제할 수 있어 양질의 산화막 제조가 가능하다.In the conventional technique of directly growing an oxide film from silicon-germanium, not only the oxide film is not grown well due to germanium atoms, but also the electrical properties of the oxide film are very bad. Furthermore, since the oxidation process is performed at 800 ° C. or lower using a high pressure process, it is possible to suppress germanium diffusion during thermal oxidation, thereby enabling the production of a high quality oxide film.
결국 본 발명은 안티퓨즈 소자의 프로그래밍 전압 특성을 크게 개선할 수 있는 효과가 있다.After all, the present invention has the effect that can significantly improve the programming voltage characteristics of the anti-fuse device.
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