KR0169788B1

KR0169788B1 - 스크램블러

Info

Publication number: KR0169788B1
Application number: KR1019950050543A
Authority: KR
Inventors: 문상준
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-12-15
Filing date: 1995-12-15
Publication date: 1999-02-01
Also published as: KR970056122A

Abstract

본 발명은 스크램블러를 공개한다. 그 회로는 제1모드신호에 응답하여 데이터 입력신호와 스캔 입력신호를 선택적으로 출력하기 위한 멀티플렉서, 리셋신호에 응답하여 리셋되고 클럭신호에 응답하여 데이터를 래치하고 출력하는 제1, 2, 3, 4, 5, 6, 7, 8플립플롭들, 데이터 출력신호와 생성 다항식의 각 차수의 계수들을 각각 논리곱하고, 상기 논리곱된 신호들의 각각과 상기 멀티플레서 및 상기 제1, 2. 3, 4, 5, 6, 7플립플롭들의 출력신호들을 각각 배타논리합하여 배타논리합한 신호를 발생하기 위한 제1조합 논리수단, 상기 제1조합 논리수단의 출력신호들의 각각과 제2모드신호를 각각 논리합하고, 상기 논리합된 신호들의 각각과 상기 제1모드신호와 8비트의 병렬 데이터를 각각 논리곱한 신호들의 각각을 배타논리합하여 상기 배타논리합한 신호들 각각을 상기 제1, 2, 3, 4, 5, 6, 7, 8플립플롭들로 입력하기 위한 제2조합 논리수단, 및 상기 제8플립플롭의 데이터 출력신호와 동기신호를 논리합하고, 상기 논리합된 신호와 데이터 신호를 배타논리합하여 스크램블된 신호를 발생하기 위한 스크램블된 출력신호 발생수단으로 구성되어 있다. 따라서, 집적화시에 칩면적을 줄일 수가 있고, 다양한 동작 기능을 수행할 수가 있다. 또한, 8차 이내의 생성 다항식을 마음대로 정하여 입력할 수 있다.

Description

스크램블러

본 발명은 스크램블러(scrambler)에 관한 것으로, 특히 테스트 성능을 향상 시키고, 집적화시에 칩면적을 줄일 수 있는 다기능 스크램블러에 관한 것이다.

디지털 통신에서 데이터를 비트 스트림으로 보낼 경우, 데이터의 패턴이 0 이나 1이 계속될 경우에는 간섭이나 지터(jitter)가 증가하게 되고 클럭 복구(clock recovery)에도 문제가 생긴다.

따라서, 의사 랜덤 순열 발생기(pseudo random sequence generator)를 이용하여 랜덤한 코드 순열을 독립적으로 만들어내고 이것을 데이터 비트 스트림과 배타논리합하여 데이터 비트 스트림을 랜덤하게 만들어 주어 상술한 문제점들을 해결할 수 있도록 하는 것이 스크램블러이다. 즉, 정해진 특성 다항식과 초기상태가 주어지고 이에 따라 랜덤한 순열을 만드는데 이것을 일정한 주기를 가지고 발생하게 된다. 스크램블에는 프레임 동기 스크램블러(frame-synchronous scrambler)와 자기 동기 스크램블러(self-synchronous scrambler)가 있는데 상술한 방법은 프레임 동기 스크램블러이다.

제1도는 종래의 의사 랜덤 순열 발생회로(pseudo random generator)의 회로도로서, AND게이트들(10-1, 10-2, …, 10-(n-1), 10-n), XOR게이트들(12-1, 12-2, …, 12-(n-2), 12-(n-1)), 및 플립플롭들(14-1, 14-2, …, 14-(n-1), 14-n)로 구성되어 있다.

AND게이트들(10-1, 10-2, …, 10-(n-1), 10-n)은 출력으로부터 궤환되는 신호와 생성 다항식의 각 차수의 계수들(g(0), g(1), g(2), …, g(n-2), g(n-1))을 각각 논리 곱한다. 플립플롭(14-1)은 AND게이트(10-1)의 출력신호를 입력한다. XOR게이트들(12-1, 12-2, …, 12-(n-2), 12-(n-1))은 AND게이트들(10-2, 10-3, …, 10-(n-1), 10-n)의 출력신호들과 플립플롭들(14-1, 14-2, …, 14-(n-2), 14-(n-1))의 출력신호들을 각각 배타논리합한다. 플립플롭들(14-2, …, 14-(n-2), 14-(n-1))은 XOR게이트들(12-1, 12-2, …, 12-(n-2), 12-(n-1))의 출력신호를 각각 입력한다.

제2a도는 제1도에 나타낸 회로의 플립플롭의 상세 블록도로서, 멀티플렉서(16), 및 플립플롭(18)으로 구성되어 있다. 제2b도는 멀티플렉서(16)와 플립플롭(18)을 하나의 블록으로 나타낸 것이다. 멀티플레서(16)는 스캔 인에이블 신호(SCAN ENABLE)에 응답하여 스캔 입력신호(SCAN IN)를 받아들여 플립플롭(18)의 데이터 입력단자(D)로 출력하고, 응답하지 않을 경우에는 데이터 입력신호(data in)를 받아들여 플립플롭(18)의 데이터 입력단자(D)로 출력한다.

제1도에 나타낸 회로는 두가지 모드로 동작을 하게 되는데, 하나는 스크램블링 모드이고, 다른 하나는 테스트 모드이다. 스크램블링 모드일 경우에는, 스캔 인에이블 신호는 로우레벨이 되어 플립플롭들(14-2, …, 14-(n-2), 14-(n-1))은 데이터 입력단자(D)를 통하여 입력되는 신호를 클럭신호(CK)에 응답하여 래치한다. AND게이트들(10-1, 10-2, …, 10-(n-1), 10-n)은 각각 생성 다항식(g(x))의 각 차수의 계수와 궤환되는 출력신호를 입력하여 논리 곱한다. XOR게이트들(12-1, 12-2, …, 12-(n-2), 12-(n-1))은 AND게이트들(10-2, 10-3, …, 10-(n-1), 10-n)의 출력신호들과 플립플롭들(14-2, …, 14-(n-2), 14-(n-1))의 출력신호를 입력하여 각각 배타논리합한다. 그래서, 랜덤한 코드 순열을 독립적으로 출력하게 된다. 이와 같이 발생된 데이터는 비트 스트림과 배타논리합하여 데이터 비트 스트림을 랜덤하게 만든다. 즉, 제1도에 나타낸 회로는 정해진 생성 다항식과 초기상태가 주어지고 이에 따라 랜덤한 순열을 발생하고, 이것은 일정한 주기를 가지고 발생하게 된다. 즉, 제1도에 나타낸 회로는 정해진 생성 다항식과 초기상태가 주어지고 이에 따라 랜덤한 순열을 발생하고, 이것은 일정한 주기를 가지고 발생하게 된다. 다음으로, 테스트 모드의 경우에, 스캔 인에이블 신호가 하이레벨이 되고, 플립플롭들(14-2, …, 14-(n-2), 14-(n-1))은 스캔 입력단자(S)로부터 스캔 입력(scan in)을 클럭신호(CK)에 응답하여 래치한다. 그리고, 이 모드에서, 각각의 생성 다항식의 계수들(g(0), g(1), …, g(n-2), g(n-1))은 0으로 한다. 그러면, AND게이트들(10-1, 10-2, …, 10-(n-1), 10-n)의 출력신호는 모두 0이 된다. 또한, XOR게이트들(12-1, 12-2, …, 12-(n-2), 2-(n-1))의 출력신호는 AND게이트들(10-1, 10-2, …, 10-(n-1), 10-n)의 출력신호와는 상관없이 단지 플립플롭들(14-1, 14-2, …, 14-(n-1), 14-n)의 출력신호에 의해서만 좌우되고, 결과적으로 스캔 입력신호가 플립플롭들(14-1, 14-2, …, 14-(n-1), 14-n)을 통하여 쉬프트되어 출력된다.

그런데, 종래의 스크램블러는 생성 다항식이 고정되어 있고 순차 회로이므로 테스트성(testability)이 떨어지는 단점이 있었다. 또한, 테스트를 위하여 플립플롭들을 제2도에 나타낸 것과 같이 구성함으로써 레이아웃 면적이 증가하게 되고, 클럭 스큐(clock skew)가 발생한다는 단점이 있었다

본 발명의 목적은 8차이내의 생성 다항식은 마음대로 스크램블링할 수 있고, 집적화시에 칩면적을 줄일 수 있고, 다기능을 수행할 수 있는 스크램블러를 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명의 스크램블러는 제1모드신호에 응답하여 데이터 입력신호와 스캔 입력신호를 선택적으로 출력하기 위한 멀티플렉서, 리셋신호에 응답하여 리셋되고 클럭신호에 응답하여 데이터를 래치하고 출력하는 제1, 2, 3, 4, 5, 6, 7, 8플립플롭들, 데이터 출력신호와 생성 다항식의 각 차수의 계수들을 각각 논리곱하고, 상기 논리곱된 신호들의 각각과 상기 멀티플렉서 및 상기 제1, 2, 3, 4, 5, 6, 7플립플롭들의 출력신호들을 각각 배타논리합하여 배타논리합한 신호를 발생하기 위한 제1조합 논리수단, 상기 제1조합 논리수단의 출력신호들의 각각과 제2모드신호를 각각 논리합하고, 상기 논리합된 신호들의 각각과 상기 제1모드신호와 8비트의 병렬 데이터를 각각 논리곱한 신호들의 각각을 배타논리 합하여 상기 배타논리합한 신호들 각각을 상기 제1, 2, 3, 4, 5, 6, 7, 8플립플롭들로 입력하기 위한 제2조합 논리수단, 및 상기 제8플립플롭의 데이터 출력신호와 동기신호를 논리합하고, 상기 논리합된 신호와 데이터 신호를 배타논리합하여 스크램블된 신호를 발생하기 위한 스크램블된 출력신호 발생수단을 구비한 것을 특징으로 한다.

제1도는 종래의 스크램블러의 회로도이다.

제2a, b도는 제1도에 나타낸 스캔 플립플롭의 상세 회로도이다.

제3도는 본 발명의 스크램블러의 회로도이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 스크램블러를 설명하면 다음과 같다.

제3도는 본 발명의 스크램블러의 회로도로서, 멀티플렉서(20), D플립플롭들(21-1, 21-2, …, 21-7, 21-8, 29), AND게이트들(22-1, 22-2, …, 22-7, 23-1, 23-2, …, 23-8), OR게이트들(25-1, 25-2, …, 25-8, 27), 및 XOR게이트들(26-1, 26-2, 26-3, …, 26-7, 26-8, 24-1, 24-2, …, 24-7, 24-8, 28)로 구성되어 있다.

멀티플렉서(20)는 모드신호(MODE 2)에 응답하여 데이터 입력신호(DATA IN) 또는 스캔 입력신호(SCAN IN)를 선택적으로 출력한다. AND게이트들(22-1, 22-2, 22-3, …, 22-8)은 병렬 입력신호(PARA IN7:0)의 각 비트 데이터와 모드신호(MODE 2)를 논리곱한다. AND게이트들(23-1, 23-2, 23-3, …, 23-8)은 생성 다항식의 각 차수의 계수(g7:0)와 궤환되는 데이터 출력신호(DATA OUR)를 논리곱한다. 플립플롭들(21-1, 21-2, 21-3, …, 21-8)은 리셋 신호(RESET)에 응답하여 리셋되고 클럭신호(CLOCK)에 응답하여 데이터 입력단자(D)를 통하여 입력되는 신호를 래치한다. XOR게이트들(24-1, 24-2, 24-3, …, 24-7, 24-8)은 AND게이트들(23-1, 23-2, 23-3, …, 23-7, 23-8)의 출력신호와 멀티플렉서(20) 및 플립플롭들(21-2, 21-2, …, 21-7)의 출력신호를 각각 배타논리합한다. OR게이트들(25-1, 25-2, …, 25-7, 25-8)은 XOR게이트들(24-1, 24-2, 24-3, …, 24-7, 24-8)의 출력신호와 모드신호(MODE 1)를 논리합한다. XOR게이트들(26-2, 26-2, 26-3, …, 26-7, 26-8)의 출력신호를 각각 배타논리 합하여 플립플롭들(21-1, 21-2, 21-3, …, 21-7, 21-8)의 데이터 입력단자(D)로 각각 입력한다. AND게이트(27)는 데이터 출력신호(DATA OUT)와 동기신호(SYNC)를 논리곱한다. XOR게이트(28)는 데이터 신호(DATA)와 AND게이트(27)의 출력신호를 배타논리합한다. 플립플롭(29)은 리셋신호(RESET)에 응답하여 리셋되고 클럭신호(CLOCK)에 응답하여 XOR게이트(28)의 출력신호를 래치하고 스크램블된 출력신호(SCR OUT)를 발생한다.

제3도에 나타낸 본 발명의 스크램블러는 스크램블링 모드, 병렬 쉬프트 모드, 직렬 쉬프트 모드, 테스트 모드, 및 나눗셈 모드로 동작하게 된다. 각각의 동작 모드에 따른 입력신호들의 상태를 나타내면 아래의 표와 같다.

상기 표에서 모드신호(MODE1, 2)가, 10이면 병렬 출력신호(PARA OUT)는 모두 0이 된다. (1)로 표시한 것은 생성 다항식을 고차의 계수부터 차례로 벡터로 입력한다. (2)로 표시한 것은 젯수를 고차의 차수부터 차례로 벡터로 입력한다. (3)으로 표시한 것은 스크램블링한 데이터의 입력을 지정해준다. X(don't care)로 표시한 것은 입력값에 상관없음을 나타낸다.

스크램블링 모드의 경우에는 AND게이트들(22-1, 22-2, …, 22-7, 22-8)의 출력신호는 모두 0가 된다. AND게이트들(23-1, 23-2, …, 23-7, 23-8)은 데이터 출력신호(DATA OUT)가 1인 경우에 생성 다항식의 각 차수의 계수값(g7:0)을 각각 출력한다. 멀티플렉서(20)는 모드신호(MODE 2)에 응답하여 데이터 입력신호(DATA IN7:0)를 출력한다. XOR게이트들(24-1, 24-2, …, 24-7, 24-8)은 플립플롭들(21-1, 21-2, …, 21-7, 21-8)의 출력신호들이 1인 경우에는 AND게이트들(23-1, 23-2, …, 23-7, 23-8)의 출력신호를 각각 그대로 출력한다. OR게이트들(25-1, 25-2, …, 25-7, 25-8)은 모드신호(MODE 1)가 0이므로 XOR게이트들(25-1, 25-2, …, 25-7, 25-8)은 AND게이트들(22-1, 22-2, …, 22-7, 22-8)의 출력신호가 0이므로 OR게이트들(26-1, 26-2, …, 26-7, 26-8)의 출력신호를 각각 그대로 출력한다. AND게이트들(27)은 데이터 출력신호(DATA OUT)와 동기신호(SYNC)를 논리곱하여 출력한다. XOR게이트(28)는 데이터 신호(DATA)와 AND게이트(27)의 출력신호를 배타논리합한다. 플립플롭(29)은 클럭신호(CLOCK)에 응답하여 XOR게이트(28)의 출력신호를 스크램블된 신호(SCR OUT)로 출력한다. 즉, 제1도에 나타낸 회로와 동일한 스크램블링 동작을 수행한다.

그리고, 테스트 모드의 경우에는 AND게이트들(22-1, 22-2, …, 22-7, 22-8)의 출력신호는 모두 0가 된다. AND게이트들(23-1, 23-2, …, 23-7, 23-8)의 출력신호도 모두 0가 된다. 멀티플렉서(20)는 선택신호(S)에 응답하여 스캔 입력단자(SCAN IN)를 통하여 스캔 데이터를 선택하여 출력한다. XOR게이트들(24-1, 24-2, …, 24-7, 24-8)은 스캔 데이터를 XOR게이트(24-1), OR게이트(25-1), XOR게이트(26-1)를 통하여 플립플롭(21-1)의 데이터 입력단자(D)로 입력한다. 이와 같은 방법으로 멀티플렉서(20)를 통하여 입력되는 스캔 데이터가 플립플롭들(21-2, 21-3, …, 21-7, 21-8)을 통하여 스캔된다. 스캔 데이터는 데이터 출력단자(DATA OUT)를 통하여 출력된다.

그리고, 병렬 쉬프트 모드의 경우에는 AND게이트들(22-1, 22-2, …, 22-7, 22-8)의 출력신호는 병렬 데이터 입력신호(PARA IN7:0)가 된다. 그리고, 모드 신호(MODE 1)가 1이므로 OR게이트들(25-1, 25-2, …, 25-7, 25-8)의 출력신호는 모두 1이 되고, XOR게이트들(26-1, 26-2, …, 26-7, 26-8)의 출력신호는 병렬 데이터 입력신호(PARA IN7:0)를 각각 반전한 신호이다. D플립플롭들(21-1, 21-2, …, 21-7, 21-8)은 클럭신호(CLOCK)에 응답하여 XOR게이트들(26-1, 26-2, …, 26-7, 26-8)의 출력신호들을 각각 반전하여 병렬 데이터 출력신호(PARA OUT7:0)를 출력한다. 따라서. 병렬 데이터 입력신호(PARA IN7:0)를 입력하여 병렬 데이터 출력신호(PARA OUT7:())를 발생하게 된다.

그리고, 직렬 쉬프트 모드의 경우에는 AND게이트들(22-1, 22-2, …, 22-7, 22-8)의 출력신호는 모두 0가 되고, AND게이트들(23-1, 23-2, …, 23-7, 23-8)의 출력신호는 모두 0가 된다. 멀티플렉서(20)는 선택신호에 응답하여 스캔 입력 신호(SCAN IN)가 입력된다. XOR게이트(24-1)는 스캔 입력신호를 출력한다. OR게이트(25-1)는 스캔 입력신호를 출력하고, XOR게이트(26-1)는 스캔 입력신호를 출력한다. D플립플롭(21-1)은 클럭신호에 응답하여 XOR게이트(26-1)의 출력신호를 출력한다. 이 신호는 클럭신호에 응답하여 D플립플롭들(21-2, 21-3, …, 21-7, 21-8)을 통하여 전송되어 데이터 출력단자(DATA OUT)를 통하여 직렬로 출력된다. 즉, 스캔 입력 단자를 통하여 직렬 데이터가 직렬로 입력되면 플립플롭들을 통하여 전송되어 데이터 출력단자를 통하여 직렬로 출력된다.

마지막으로, 나눗셈 모드(modulo 2 연산)의 경우에 만일 젯수가 1011이고, 피젯수가 01101000'인 경우의 몫과 나머지는 아래의 식으로 구해진다.

상기 식에서, 1+X+X²+X³이 몫이 되고, 나머지는 1이 된다. 즉, 몫으로 1111이 출력되어야 하고, 나머지로 1이 출력되어야 한다.

상술한 연산에 따른 결과가 구해지는지를 아래의 동작 설명을 통하여 살펴보기로 한다.

상술한 실시예의 젯수가 입력단자(g7:0)로 입력되고, 피젯수가 데이터 입력단자(DATA IN7:0)로 입력되면, 제3도에 나타낸 회로에서 D플립플롭들(21-5, 21-7, 21-8)이 동작하게 되고, D플립플롭(21-5)의 데이터 입력단자로 궤환 출력신호와 입력신호를 배타논리합한 신호가 입력되고, D플립플롭(21-7)의 데이터 입력단자로 궤환신호와 D플립플롭(21-5)의 출력신호를 배타논리 합한 신호가 입력되고, D플립플롭(21-7)의 출력신호가 D플립플롭(21-8)의 데이터 입력단자로 입력되어 출력단자(DATA OUT)를 통하여 최종적인 몫이 최상위 비트부터 출력된다.

이와 같이 회로를 단순화시켜 동작을 설명하면 다음과 같다.

초기에 D플립플롭들(21-1, 21-2, …, 21-8)이 리셋된 상태에서 AND게이트들(23-1, 23-2, …, 23-8)로 입력되는 출력 궤환신호는 0이므로 AND게이트들(23-1, 23-2, …, 23-8)의 출력신호는 모두 0가 된다. 그리고, D플립플롭들(21-1, 21-2, …, 21-8)에는 0가 저장된다. 즉, 데이터 입력단자(DATA IN7:0)로 최하위 비트 0가 입력되어 쉬프트되면 데이터 출력신호는 0가 된다. 다음, 데이터 1이 입력되어 클럭신호에 응답하여 쉬프트가 되면, D플립플롭들(21-5, 21-7, 21-8)에는 100가 저장되고, 출력단자(DATA OUT)를 통하여 0가 출력된다. 다음, 데이터 1이 입력되어 클럭신호에 응답하여 쉬프트가 되면, D플립플롭들(21-5, 21-7, 21-8)에는 110가 저장되고, 출력단자(DATA OUT)를 통하여 0가 출력된다. 다음, 데이터 0이 입력되어 클럭신호에 응답하여 쉬프트가 되면, D플립플롭들(21-5, 21-7, 21-8)에는 11이 저장되고, 출력단자(DATA OUT)를 통하여 0가 출력된다. 다음, 데이터 1이 입력되어 클럭신호에 응답하여 쉬프트가 되면, D플립플롭들(21-5, 21-7, 21-8)에는 11이 저장되고, 출력단자(DATA OUT)를 통하여 1이 출력된다. 다음, 데이터 0이 클럭신호에 응답하여 쉬프트가 되면, D플립플롭들(21-5, 21-7, 21-8)에는 111이 저장되고, 출력단자(DATA OUT)를 통하여 1이 출력된다. 다음, 데이터 0이 클럭신호에 응답하여 쉬프트가 되면, D플립플롭들(21-5, 21-7, 21-8)에는 101이 저장되고, 출력단자(DATA OUT)를 통하여 1이 출력된다. 마지막으로, 데이터 0가 클럭신호에 응답하여 쉬프트가 되면, D플립플롭들(21-5. 21-7, 21-8)에는 100이 저장되고 출력단자를 통하여 1이 출력된다. 그래서, 클럭신호에 응답하여 데이터 출력단자(DATA OUT)를 통하여 최상위 비트부터 출력되어 최종적인 출력신호는 1111로 나타낼 수 있으며, 이 신호가 몫이 된다. 그리고, D플립플롭들(21-5, 21-7, 21-8)에 최종적으로 저장된 값인 100이 나머지가 되는데, 나머지 100에서 1이 최하위 비트신호가 된다. 즉, 나머지는 1이 된다. 따라서, 상술한 식에 의해서 구해진 것과 같은 나눗셈 결과가 얻어짐을 알 수 있다.

본 발명의 스크램블러는 테스트 동작을 수행하기 위하여 스캔 플립플롭을 이용하지 않고 일반적인 플립플롭에 약간의 주변 조합회로를 이용하여 스캔 통로를 만들어 줄 수가 있으므로 회로 구성이 간단해지고, 집적화시에 칩면적을 줄일 수가 있다.

또한, 스캔 입력단자를 통하여 직렬로 테스트 벡터를 입력하면 중간에 있는 플립플롭의 값을 조절할 수가 있으므로 회로의 제어성(controlability)과 관측성(observability), 즉 테스트성(testability)을 높일 수 있게 된다.

그리고, 종래에는 생성 다항식의 계수가 고정되어 있었으나, 본 발명에서는 스크램블링 동작시에 8차 이내의 생성 다항식을 마음대로 정하여 입력할 수가 있다.

따라서, 본 발명의 스크램블러는 스크램블링 동작뿐만이 아니라 병렬 쉬프트 모드, 직렬 쉬프트 모드, 테스트 모드, 및 나눗셈 모드로도 동작할 수 있으므로 다양하게 응용가능하다.

또한, 테스트 동작을 수행하기 위하여 스캔 플립플롭이 아닌 일반 플립플롭에 약간의 주변 조합회로를 이용하여 구성함으로써 칩면적을 줄일 수 있다.

Claims

제1모드신호에 응답하여 데이터 입력신호와 스캔 입력신호를 선택적으로 출력하기 위한 멀티플렉서; 리셋신호에 응답하여 리셋되고 클럭신호에 응답하여 데이터를 래치하고 출력하는 제1, 2, 3, 4, 5, 6, 7, 8플립플롭들; 데이터 출력신호와 생성 다항식의 각 차수의 계수들을 각각 논리곱하고, 상기 논리곱된 신호들의 각각과 상기 멀티플렉서 및 상기 제1, 2, 3, 4, 5, 6, 7플립플롭들의 출력신호들을 각각 배타논리합하여 배타논리합한 신호를 발생하기 위한 제1조합 논리 수단; 상기 제1조합 논리수단의 출력신호들의 각각과 제2모드신호를 각각 논리합하고, 상기 논리합된 신호들의 각각과 상기 제1모드신호와 8비트의 병렬 데이터를 각각 논리곱한 신호들의 각각을 배타논리합하여 상기 배타논리합한 신호들 각각을 상기 제1, 2, 3, 4, 5, 6, 7, 8플립플롭들로 입력하기 위한 제2조합 논리수단; 및 상기 제8플립플롭의 데이터 출력신호와 동기신호를 논리합하고, 상기 논리합된 신호와 데이터 신호를 배타논리합하여 스크램블된 신호를 발생하기 위한 스크램블된 출력신호 발생수단을 구비한 것을 특징으로 하는 스크램블러.