KR0169359B1 - Protection device of semiconductor device - Google Patents
Protection device of semiconductor device Download PDFInfo
- Publication number
- KR0169359B1 KR0169359B1 KR1019950068221A KR19950068221A KR0169359B1 KR 0169359 B1 KR0169359 B1 KR 0169359B1 KR 1019950068221 A KR1019950068221 A KR 1019950068221A KR 19950068221 A KR19950068221 A KR 19950068221A KR 0169359 B1 KR0169359 B1 KR 0169359B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- input
- substrate
- internal circuit
- voltage
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02469—Group 12/16 materials
- H01L21/02472—Oxides
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
본 발명은 반도체 장치의 보호 소자에 관한 것으로서, 더욱 상세하게는, 동작 전압을 낮춘 입출력 보호 소자에 관한 것이다. 본 발명에 따른 반도체 장치의 보호 소자는 고립된 베이스 영역을 가지는 접합 트랜지스터로서 이미터 영역은 보호하고자 하는 내부 회로의 입력단에 연결되고 컬렉터 영역은 내부 회로의 전원 전압에 연결된다. 이 때, 컬렉터 영역의 역할을 하는 기판을 외부와 연결하는 고농도 n+영역을 베이스 영역과 접하게 하여 음의 전압이 인가되는 경우 컬렉터-베이스 간 항복이 고농도 n+영역과 베이스 영역의 사이에서 일어나게 함으로써 동작 전압을 줄일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a protection element of a semiconductor device, and more particularly, to an input / output protection element having a lower operating voltage. The protection element of the semiconductor device according to the present invention is a junction transistor having an isolated base region, the emitter region is connected to the input terminal of the internal circuit to be protected, and the collector region is connected to the power supply voltage of the internal circuit. At this time, the high concentration n + region connecting the substrate serving as the collector region to the outside is brought into contact with the base region so that when a negative voltage is applied, the collector-base breakdown occurs between the high concentration n + region and the base region. The operating voltage can be reduced.
Description
제1도는 종래의 일반적인 입출력 보호 회로를 도시한 회로도이고,1 is a circuit diagram showing a conventional general input and output protection circuit,
제2도는 다수의 입출력단을 가지는 회로에 대한 종래의 입출력 보호 회로를 도시한 회로도이고,2 is a circuit diagram showing a conventional input and output protection circuit for a circuit having a plurality of input and output terminals,
제3도는 다수의 입출력단을 가지는 회로에 대한 종래의 또다른 입출력 보호 회로를 도시한 회로도이고,3 is a circuit diagram showing another conventional input and output protection circuit for a circuit having a plurality of input and output terminals,
제4도는 제3도에 사용되는 보호 소자의 단면도이며,4 is a cross-sectional view of the protection element used in FIG.
제5도는 본 발명의 실시예에 따른 반도체 장치의 보호 소자의 단면도이다.5 is a cross-sectional view of a protection element of the semiconductor device according to the embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 2 : 베이스 영역1 substrate 2 base area
3 : 이미터 영역 4 : n+영역3: emitter area 4: n + area
5 : 산화막5: oxide film
본 발명은 반도체 장치의 보호 소자에 관한 것으로서, 더욱 상세하게는, 정전기 따위의 과전압으로부터 반도체 장치를 보호하는 입출력 보호 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a protection device for a semiconductor device, and more particularly, to an input / output protection device for protecting a semiconductor device from overvoltage such as static electricity.
일반적인 반도체 장치의 입출력 보호 회로는 내부 회로의 입력단 또는 출력단에 큰 전압이 갑자기 인가될 경우 내부 회로를 보호하기 위하여 부가하는 것으로서, 이 때 갑작스런 큰 전압은 주로 정전기 방전(ESD : electrostatic discharge)으로 인한 것이다. 보호 회로에 사용되는 보호 소자로는 주로 다이오드, 저항, 트랜지스터 따위가 있다.An input / output protection circuit of a general semiconductor device is added to protect an internal circuit when a large voltage is suddenly applied to an input terminal or an output terminal of the internal circuit, and a sudden large voltage is mainly due to electrostatic discharge (ESD). . Protective elements used in protection circuits are mainly diodes, resistors, and transistors.
그러면, 첨부한 도면을 참고로 하여 종래의 입출력 보호 회로에 대하여 상세히 설명한다. 단, 설명의 편의를 위하여 입력단과 출력단을 함께 언급하는 대신 입력단으로만 한정하여 설명한다.Next, a conventional input / output protection circuit will be described in detail with reference to the accompanying drawings. However, for convenience of description, instead of referring to the input terminal and the output terminal together, only the input terminal will be described.
제1도는 종래의 일반적인 입출력 보호 회로를 도시한 회로도로서, 한쌍의 다이오드를 이용한 것이다.1 is a circuit diagram showing a conventional general input / output protection circuit, in which a pair of diodes is used.
두 다이오드(D1, D2)는 입력단(IN)에 대하여 병렬로, 각각 순방향 및 역방향으로 연결되어 있다. 순방향으로 연결된 다이오드(D1)의 출력단자는 전원 전압(Vdd)에 연결되어 있고, 역방향으로 연결된 다이오드(D2)의 입력 단자는 접지 전압(Vss)에 연결되어 있다.The two diodes D 1 and D 2 are connected in parallel with the input terminal IN in the forward and reverse directions, respectively. The output terminal of the diode D 1 connected in the forward direction is connected to the power supply voltage V dd , and the input terminal of the diode D 2 connected in the reverse direction is connected to the ground voltage V ss .
이러한 보호 회로에서 (+)의 전압이 인가되면 그 전류는 순방향 다이오드(D1)를 통하여 전원으로 방출되고, (-)의 전압이 인가되면 그 전류는 역방향 다이오드(D2)를 통하여 접지로 방출된다.In this protection circuit, when a positive voltage is applied, the current is discharged to the power supply through the forward diode (D 1 ), and when a negative voltage is applied, the current is discharged to ground through the reverse diode (D 2 ). do.
그런데, 제2도에서 도시한 바와 같이 액정 표시 장치의 구동 회로와 같이 다수의 입력단(I1, I2, I3, I4, I5)을 가지고 있는 회로에서는, 제2도에 도시한 바와 같이, 기준 전압(일반적으로 다른 입력단에 인가되는 전압보다 낮은 전압)이 인가되는 입력단(I5)를 제외한 각 입력단 Ii에(i=1, 2, 3, 4) 대하여 순방향 및 역방향의 한 쌍의 다이오드 Di1, Di2(i = 1, 2, 3, 4)가 보호 회로로서 기능하도록 삽입된다. 그러나, 제1도와 같은 전원 및 접지에 연결된 일반적인 보호 회로를 사용하는 경우 내부 회로의 동작 도중에 보호 회로가 동작하는 경우가 발생하므로, 역방향 다이오드(D12, D22, D32, D42)의 입력단은 접지 전압에 연결되는 대신 기준 전압이 인가되는 입력단(I5)에 연결된다. 한편, 기준 전압 입력단(I5)에는 전원 전압(Vdd)과 연결된 순방향 다이오드(D51)만이 연결되어 있다. 여기에서 각 입력단에 입력되는 큰 전압에 대하여 각 쌍의 다이오드는 앞에서 설명한 것과 동일한 역할을 한다.By the way, as shown in FIG. 2, in a circuit having a plurality of input terminals I 1 , I 2 , I 3 , I 4 , and I 5 as in the driving circuit of the liquid crystal display device, as shown in FIG. 2. Similarly, a pair of forward and reverse pairs for each input stage I i (i = 1, 2, 3, 4) except for the input stage I 5 to which the reference voltage (generally lower than the voltage applied to the other input stage) is applied. Diodes D i1 , D i2 (i = 1, 2, 3, 4) are inserted to function as protection circuits. However, in the case of using a general protection circuit connected to the power supply and ground as shown in FIG. 1, since the protection circuit may operate during the operation of the internal circuit, input terminals of the reverse diodes D 12 , D 22 , D 32 , and D 42 . Is connected to an input terminal I 5 to which a reference voltage is applied instead of a ground voltage. Meanwhile, only the forward diode D 51 connected to the power supply voltage V dd is connected to the reference voltage input terminal I 5 . Here, for the large voltage input to each input terminal, each pair of diodes plays the same role as described above.
그러나 이러한 종래의 입출력 보호 회로에서 역방향 다이오드가 연결되어 있지 않은 입력단(I5)에 큰 (-)의 전압이 인가되는 경우에는 방전로가 없어 내부 회로가 손상을 입을 가능성이 높다.However, in the conventional input / output protection circuit, when a large negative voltage is applied to the input terminal I 5 to which the reverse diode is not connected, there is a high possibility that the internal circuit may be damaged because there is no discharge path.
본 출원인은 이러한 문제점을 해결하기 위한 입출력 보호 회로와 보호 소자를 대한민국 특허출원 제94-35828호에서 제시한 바 있다. 이를 제3도 및 제4도를 참고로 하여 상세히 설명한다.Applicant has proposed an input / output protection circuit and a protection device for solving this problem in Korean Patent Application No. 94-35828. This will be described in detail with reference to FIGS. 3 and 4.
제3도는 개선된 입출력 보호 회로를 도시한 회로도이고, 제4도는 제3도에 사용된 보호 소자의 단면도이다.3 is a circuit diagram showing an improved input / output protection circuit, and FIG. 4 is a sectional view of the protection element used in FIG.
제3도에 도시한 바와 같이, 개선된 입출력 보호 회로는, 역방향 다이오드와 연결되어 있지 않은 입력단(I5)에 보호 트랜지스터(Q)가 보호 소자로 연결되어 있다는 점을 제외하고는 제2도의 구성과 동일하다. 여기에서 보호 트랜지스터(Q)는 고립된(floating) 베이스(base)를 가지고 있는 NPN 트랜지스터로서, 이미터(emitter)는 입력단(I5)에 연결되어 있고 컬렉터(collector)는 전원 전압(Vdd)에 연결되어 있다.As shown in FIG. 3, the improved input / output protection circuit has the configuration of FIG. 2 except that the protection transistor Q is connected to the input terminal I 5 , which is not connected to the reverse diode, as a protection element. Is the same as Here, the protection transistor Q is an NPN transistor with a floating base, the emitter is connected to the input terminal I 5 and the collector is the power supply voltage V dd . Is connected to.
보호 트랜지스터(Q)는 제4도에 도시한 바와 같은 단면을 가지고 있으며 수직형 npn 트랜지스터이다. 좀 더 구체적으로 설명하자면, 컬렉터로 이용되는 n형 기판(1)에 p 베이스 영역(2) 및 이와 격리되어 있으며 기판(1)을 외부와 연결하는 n+영역(4)이 형성되어 있고, 베이스 영역(2) 안에는 n+이미터 영역(3)이 형성되어 있는 구조이며, 이미터 영역(3)과 n+영역(4) 사이에는 산화막(5)이 형성되어 있다. 이러한 구조에서 이미터 영역(3)은 입력단(I5)과 연결되어 있고, n+영역(4)은 전원 전압(Vdd)과 연결되어 있다.The protection transistor Q has a cross section as shown in FIG. 4 and is a vertical npn transistor. More specifically, the p base region 2 and the n + region 4 which are separated from the n type substrate 1 used as the collector and connect the substrate 1 to the outside are formed. The region 2 has a structure in which n + emitter regions 3 are formed, and an oxide film 5 is formed between the emitter regions 3 and n + regions 4. In this structure, the emitter region 3 is connected to the input terminal I 5 , and the n + region 4 is connected to the power supply voltage V dd .
이러한 구조에서 입력단(I5)에 크기가 (-)의 전압이 인가되면, 이미터 영역(3)과 베이스 영역(2)의 접합은 순방향 바이어스(bias)되고, 베이스 영역(2)과 기판(1) 사이의 접합은 역방향 바이어스된다. 이 때, 매우 큰 (-) 전류가 인가되면, 베이스 영역(2)과 기판(1) 사이에 존재하는 공핍층이 확장된다. 공핍층의 확장이 더욱 커져 이미터 영역(2)과 맞닿게 되면, 펀치스루(punchthrough) 효과로 인하여 기판(1)으로 전류가 방전된다.In this structure, when a voltage having a negative magnitude is applied to the input terminal I 5 , the junction of the emitter region 3 and the base region 2 is forward biased, and the base region 2 and the substrate ( The junction between 1) is reverse biased. At this time, when a very large negative current is applied, the depletion layer existing between the base region 2 and the substrate 1 is expanded. As the depletion layer expands further and comes into contact with the emitter region 2, current is discharged to the substrate 1 due to the punchthrough effect.
그러나, 이러한 종래의 입출력 보호 회로에서는 베이스-컬렉터 항복 전압(Bvcbo)이 높다는 문제점이 있다. 베이스-컬렉터 항복 전압이 높으면, 높은 전압의 전류가 보호 트랜지스터(Q)를 통하여 방전되기가 어려워 내부 회로의 임피던스가 높지 않은 한 내부 회로가 손상되기 쉽기 때문이다. 만일, 입력단 또는 출력단에 인가되는 전압이 내부 회로의 모스 트랜지스터의 게이트에 인가되는 경우에는 내부 회로의 손상이 쉽게 얼어나지 않지만, 그렇지 않은 경우에는 내부 회로를 통하여 과전류가 방전되므로 내부 회로가 손상될 우려가 많다. 이를 방지하기 위해서 입력단과 내부 회로의 사이에 저항을 부가함으로써 내부 임피던스를 증가시키는 방법을 생각할 수 있다. 그런데, 내부 회로가 낮은 주파수에서 동작하는 경우에는 저항의 부가가 내부 회로의 특성에 큰 영향을 미치지 않으므로 이러한 방법이 가능하지만, 높은 주파수에서 동작하거나 입출력단의 명세(specification)가 엄격하게 규정되어 있는 경우에는 추가된 저항이 내부 회로의 동작 특성에 영향을 미칠 수 있기 때문에 저항을 추가하기가 어렵다.However, such a conventional input / output protection circuit has a problem in that the base-collector breakdown voltage Bv cbo is high. This is because, if the base-collector breakdown voltage is high, it is difficult for a high voltage current to be discharged through the protection transistor Q, and the internal circuit is easily damaged unless the internal circuit has a high impedance. If the voltage applied to the input terminal or the output terminal is applied to the gate of the MOS transistor of the internal circuit, the damage of the internal circuit does not easily freeze. Otherwise, the internal circuit may be damaged because the overcurrent is discharged through the internal circuit. There are many. In order to prevent this, a method of increasing the internal impedance by adding a resistor between the input terminal and the internal circuit can be considered. However, when the internal circuit operates at a low frequency, this method is possible because the addition of a resistor does not significantly affect the characteristics of the internal circuit. However, this method is possible. In the case, it is difficult to add a resistor because the added resistor can affect the operating characteristics of the internal circuit.
한편, 저항을 추가하여 임피던스를 증가시키는 대신, 보호 트랜지스터(Q)의 베이스-컬렉터 항복 전압을 낮추는 방법을 생각할 수 있다. 항복 전압은 일반적으로 도핑 농도와 밀접한 관계를 가지며, 베이스-컬렉터 항복 전압을 낮추기 위해서는 베이스 영역(2)이나 컬렉터 영역(3) 중 어느 한 쪽의 농도를 높여야 하는데, 이 수직형 pnp 트랜지스터에서 컬렉터의 역할을 하는 것이 기판(1)이므로 기판의 농도를 증가시키는 것은 매우 어렵다. 그뿐 아니라 베이스 영역(2)의 농도를 변화시키면 트랜지스터의 특성이 달라지므로 베이스 영역(2)의 농도를 높이기도 어렵다.On the other hand, instead of increasing the impedance by adding a resistor, a method of lowering the base-collector breakdown voltage of the protection transistor Q may be considered. The breakdown voltage is generally closely related to the doping concentration, and in order to lower the base-collector breakdown voltage, the concentration of either the base region (2) or the collector region (3) must be increased. Since it is the substrate 1 to play a role, it is very difficult to increase the concentration of the substrate. In addition, when the concentration of the base region 2 is changed, it is difficult to increase the concentration of the base region 2 because the characteristics of the transistor are changed.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 내부 회로의 저항을 추가하거나, 베이스 영역 또는 컬렉터 영역의 농도를 높이지 않고 보호 트랜지스터가 낮은 전압에서도 동작할 수 있도록 하는 데에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and is to allow the protection transistor to operate at low voltage without adding resistance of the internal circuit or increasing the concentration of the base region or the collector region.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 보호 소자는 제1도전형의 반도체 기판, 기판에 형성되어 있는 제2도전형의 제1영역, 제1영역에 형성되어 있는 제1도전형의 제2영역, 그리고 기판에 기판보다 고농도로 형성되어 있으며 제1영역과 닿아 있는 제1도전형의 제3영역을 포함한다.The protection element of the semiconductor device according to the present invention for achieving the above object is a semiconductor substrate of the first conductive type, the first region of the second conductive type formed on the substrate, the first conductive type formed in the first region The second region includes a third region of the first conductivity type formed in the substrate at a higher concentration than the substrate and in contact with the first region.
여기에서, 제1도전형은 n형이고 제2도전형은 p형인 것이 바람직하다.Here, it is preferable that the first conductivity type is n-type and the second conductivity type is p-type.
또, 제2영역은 기판보다 고농도일 수 있으며, 제2영역과 제3영역의 사이에 형성되어 있는 산화막을 더 포함할 수도 있다.In addition, the second region may have a higher concentration than the substrate, and may further include an oxide film formed between the second region and the third region.
이 때 제1영역은 외부와 연결되지 않는 고립된 영역이며, 제2영역은 보호하고자 하는 내부 회로의 입력단과 연결되고 제3영역은 내부 회로의 전원 전압이 인가된다.At this time, the first region is an isolated region not connected to the outside, the second region is connected to the input terminal of the internal circuit to be protected, and the third region is supplied with the power supply voltage of the internal circuit.
그러면 본 발명의 실시예에 따른 반도체 장치의 보호 소자의 실시예를 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Next, embodiments of the protection device of the semiconductor device according to embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
제4도는 본 발명의 실시예에 따른 반도체 장치의 입출력 보호 소자를 도시한 단면도이다.4 is a cross-sectional view illustrating an input / output protection element of a semiconductor device according to an embodiment of the present invention.
제4도에 도시한 바와 같이, 본 실시예에 따른 입출력 보호 소자는 기판(1)에 형성되어 있는 n+영역(4)이 베이스 영역(2)와 연결되어 있다는 점을 제외하면 제3도의 구조와 동일하다.As shown in FIG. 4, the input / output protection element according to the present embodiment has the structure of FIG. 3 except that the n + region 4 formed on the substrate 1 is connected to the base region 2. Is the same as
제3도와 같은 종래의 구조에서는 기판(1)과 베이스 영역(2)의 사이에서 항복이 일어나지만, 본 실시예에서는 기판(1)이 아니라 n+영역(4)과 베이스 영역(2)의 사이에서 낮은 전압에서 먼저 항복이 일어난다.In the conventional structure as shown in FIG. 3, yielding occurs between the substrate 1 and the base region 2, but in the present embodiment, between the n + region 4 and the base region 2, not the substrate 1. At low voltages, breakdown occurs first.
따라서 본 실시예에 따른 입출력 보호 소자는 컬렉터로 기능하는 기판을 외부와 전기적으로 연결하기 위한 n+영역이 p 베이스 영역과 닿도록 형성되어 있으므로, 보호 소자의 베이스-컬렉터 간 항복 전압이 낮아져 내부 회로를 효율적으로 보호할 수 있는 효과가 있다.Therefore, the input / output protection element according to the present embodiment is formed such that the n + region for electrically connecting the substrate serving as the collector to the outside touches the p base region, so that the breakdown voltage between the base and the collector of the protection element is lowered, thereby making the internal circuit It can effectively protect the system.
Claims (6)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950068221A KR0169359B1 (en) | 1995-12-30 | 1995-12-30 | Protection device of semiconductor device |
| JP8284361A JPH09191079A (en) | 1995-12-30 | 1996-10-25 | Protective element of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950068221A KR0169359B1 (en) | 1995-12-30 | 1995-12-30 | Protection device of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053792A KR970053792A (en) | 1997-07-31 |
| KR0169359B1 true KR0169359B1 (en) | 1999-01-15 |
Family
ID=19447979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950068221A KR0169359B1 (en) | 1995-12-30 | 1995-12-30 | Protection device of semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09191079A (en) |
| KR (1) | KR0169359B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8648419B2 (en) * | 2010-01-20 | 2014-02-11 | Freescale Semiconductor, Inc. | ESD protection device and method |
| US9543420B2 (en) | 2013-07-19 | 2017-01-10 | Nxp Usa, Inc. | Protection device and related fabrication methods |
-
1995
- 1995-12-30 KR KR1019950068221A patent/KR0169359B1/en not_active IP Right Cessation
-
1996
- 1996-10-25 JP JP8284361A patent/JPH09191079A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09191079A (en) | 1997-07-22 |
| KR970053792A (en) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6236087B1 (en) | SCR cell for electrical overstress protection of electronic circuits | |
| US5646433A (en) | Pad protection diode structure | |
| US5717559A (en) | Input/output protection device for use in semiconductor device | |
| KR100249716B1 (en) | Semiconductor device | |
| JP3400215B2 (en) | Semiconductor device | |
| KR100678781B1 (en) | Improved esd diode structure | |
| GB2368975A (en) | Protection device with a silicon-controlled rectifier | |
| US5602409A (en) | Bidirectional electrical overstress protection circuit for bipolar and bipolar-CMOS integrated circuits | |
| KR20020011894A (en) | Semiconductor device | |
| US6847059B2 (en) | Semiconductor input protection circuit | |
| US4543593A (en) | Semiconductor protective device | |
| US6215135B1 (en) | Integrated circuit provided with ESD protection means | |
| JP3174043B2 (en) | Integrated circuit having latch protection circuit | |
| JPH1084098A (en) | Esd protection of high-density dram using triple well tehchnology | |
| JP4915040B2 (en) | Input protection circuit | |
| KR0169359B1 (en) | Protection device of semiconductor device | |
| JP2003060059A (en) | Protective circuit and protective element | |
| CA1289267C (en) | Latchup and electrostatic discharge protection structure | |
| US6303964B1 (en) | Circuit device for protection against electrostatic discharge, immune to the latch-up phenomenon | |
| JP3158534B2 (en) | Semiconductor integrated circuit | |
| JP4826043B2 (en) | Input protection circuit | |
| JPS63148671A (en) | Device preventive of electrostatic breakdown in semiconductor integrated circuit device | |
| KR100470994B1 (en) | Semiconductor of esd(electrostatic discharge)protection apparatus | |
| JPH0478162A (en) | Protecting device for integrated circuit | |
| US6781804B1 (en) | Protection of the logic well of a component including an integrated MOS power transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081001 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |