KR0168145B1 - Process for fabricating a semiconductor memory device - Google Patents
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Abstract
본 발명은 그 위에 트랜지스터를 갖는 반도체 기판을 제공하는 단계와 중간층 절연막을 반도체 기관의 표면상에 형성하는 단계와, 불순물로 도프된 제1 폴리실리콘 막과 제1도 절연막을 상기 중간층 절연막의 표면에 연속적으로 형성하는 단계와, 제1 절연막으로 형성된 코어와 불순물로 도프된 제1 폴리실리콘 막으로 형성된 바닥 전극을 한정하도록, 제1 절연막과 불순물로 도프된 제1 폴리실리콘 막을 선택적으로 제거하는 단계와, 불순물로 도프되지 않은 제2 폴리실리콘 막과 제2 절연막을 코어와 바닥 전극상에 연속적으로 형성하는 단계와, 코어측벽과 원통형 스페이서 사이에 위치되어 코어의 상부면을 덮는 불순물로 도프되지 않은 제2 폴리실리콘막의 일부가 코어측벽과 바닥전극의 측벽을 에워싸는 원통형 스페이서로서 작용하는 제2 절연막의 일부를 형성하도록 노출될때까지, 상기 제2 절연막을 선택적으로 제거하는 단계와, 원통형 스페이서와 코어의 측벽사이에 끼인 불순물로 도프되지 않는 부분과 코어의 상부면을 덮는 불순물로 도프된 부분으로 상기 불순물로 도프되지 않은 제2 폴리실리콘막을 분할하도록, 마스크로서 원통형 스페이서를 사용함으로써, 불순물을 불순물로 도프되지않은 제2 폴리실리콘막에 선택적으로 도핑하는 단계와, 원통형 스페이서와 코어의 측벽 사이에 배치된 불순물로 도프되지 않은 폴리 실리콘막 스페이로서, 불순물로 도프되지 않은 부분을 남기도록, 마스크로서 원통형 스페이서를 사용하여 불순물로 도프된 부분을 선택적으로 제거하는 단계와, 바닥 전극과 불순물로 도프되지 않은 폴리실리콘 막 스페이서를 남기면서 원통형 스페이서와 코어를 제거하는 단계 및, 원통형 전극 및 바닥 전극을 포함하고 캐패시터의 하난의 전극으로 작용하는 기억 노드 전극 및 원통형 전극을 형성하도록, 불순물로 드프되지 않은 폴리실리콘막 스페이서 내로 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 캐패시터를 구비한 반도체 장치의 제조 방법에 관한 것이다.The present invention provides a semiconductor substrate having a transistor thereon, forming an interlayer insulating film on the surface of a semiconductor engine, and forming a first polysilicon film and a first conductive insulating film doped with impurities on the surface of the interlayer insulating film. Selectively removing the first insulating film and the first polysilicon film doped with an impurity to define a bottom electrode formed with the core formed with the first insulating film and the first polysilicon film doped with an impurity; Successively forming a second polysilicon film and a second insulating film, which are not doped with impurities, on the core and the bottom electrode, and between the core side wall and the cylindrical spacer and not dope with impurities that cover the top surface of the core. Part of the second insulating film acting as a cylindrical spacer surrounding a core side wall and a sidewall of the bottom electrode. Selectively removing the second insulating film until it is exposed to form a portion, and the portion that is not doped with impurities sandwiched between the cylindrical spacer and the sidewall of the core and the portion doped with impurities that covers the upper surface of the core. Selectively doping the second polysilicon film not doped with impurities by using the cylindrical spacer as a mask to divide the second polysilicon film that is not doped with Selectively removing the portions doped with impurities using a cylindrical spacer as a mask so as to leave portions that are not doped with impurities, the polysilicon film space not doped with impurities; Remove the cylindrical spacer and core while leaving the silicone membrane spacer And injecting the impurities into the polysilicon film spacer that is not dripping with impurities, to form a storage node electrode and a cylindrical electrode including the cylindrical electrode and the bottom electrode and serving as electrodes of the lower column of the capacitor. The manufacturing method of the semiconductor device provided with the capacitor is set.
Description
제1a도 내지 제1e도는 종래의 방법에 따른 캐패시터 제조 방법의 단계를 도시하는 단면도.1A to 1E are cross-sectional views showing steps of a capacitor manufacturing method according to a conventional method.
제2a도 내지 제2f도는 본 발명의 제1도 실시예에 따른 캐패시터 제조 방법의 단계를 도시하는 단면도.2A through 2F are cross-sectional views showing steps of a capacitor manufacturing method according to the first embodiment of the present invention.
제3도는 n+형 도프된 폴리실리콘 막(n+doped polysilicon film)과 비도프된 폴리실리콘 막에 대한 에칭된 두께와 에칭 시간의 함수 관계를 나타내는 그래프.The third turn the n + type doped polysilicon film (n + doped polysilicon film) and a non-doped poly graph showing the functional relationship of the etched thickness with the etching time for the silicon film.
제4도는 n+형 도프된 폴리실리콘 막과 비도프된 (undoped) 폴리실리콘 막에 대한 에칭 비율과 웨이퍼 위치의 함수 관계를 나타내는 그래프.4 is a graph showing the functional relationship of etch rate and wafer position for an n + type doped polysilicon film and an undoped polysilicon film.
제5a도 및 제5b도는 각각 본 발명의 제1 실시예의 따른 막의 높이와 웨이퍼 위치의 함수 관계를 나타내는 개략적인 단면도 및 그래프.5A and 5B are schematic cross sectional views and graphs respectively showing the functional relationship between the height of the film and the wafer position according to the first embodiment of the present invention.
제6a도 내지 제6c도는 본 발명의 제2실시예에 따른 캐패시터 제조 방법의 단계를 도시하는 단면도.6A to 6C are cross-sectional views showing steps of a capacitor manufacturing method according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 7 : 구멍1 substrate 7 hole
9a : 코어 11aa, 12a : 스페이서9a: core 11aa, 12a: spacer
본 발명은 반도체 기억 장치의 제조 방법 특히, 원통형 기억 노드 전극(storage node electrode)을 포함하는 적층형 캐패시터(stacked-type capacitor)를 갖는 DRAM 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and in particular to a method of manufacturing a DRAM having a stacked-type capacitor including a storage node electrode.
[관련 기술의 설명][Description of Related Technology]
현재 가장 광범위하게 사용되고 있는 DRAM용 캐패시터 구조는 적충형 캐패시터 구조이다. 원통형 기억 노드 전극을 갖는 적층형 캐패시터는 공지되어 있다. 종래의 원통형 기억 노드 전극의 제조 방법은 예를 들어, 일본 특허 공개 공보 소화 62-48062호에 기술되어 있다. 상술된 공보의 명세서에 기술된 원통형 기억 노드 전극을 갖는 적층형 캐패시터인 DRAM의 제조 방법을 제1a도 내제 제1e도를 참조로 후술한다. 상기 그 제1a도 내지 제1e도는 종래 기술에 따른 반도체 기억 장치의 제조 방법을 도시하는 단면도이다.The most widely used capacitor structure for DRAM is an alluvial capacitor structure. Stacked capacitors with cylindrical memory node electrodes are known. A conventional method of manufacturing a cylindrical memory node electrode is described in, for example, Japanese Patent Laid-Open No. 62-48062. A method of manufacturing a DRAM, which is a stacked capacitor having a cylindrical memory node electrode described in the specification of the above publication, will be described later with reference to FIGS. 1A and 1E. 1A to 1E are sectional views showing the manufacturing method of the semiconductor memory device according to the prior art.
먼저, 제1a도에 도시한 바와 같이, 필드(field) 산화막(2)이 P형 실리콘(1)의 표면상에 형성된다음, 게이트(gate) 산화막(3), 워드 라인(word line)으로서 작용을 하는 게이트 전극(4), n+소오스 영역(5a) 및 n+드레인(drain) 영역(5b)을 포함하는 MOS 트랜지스터가 그 위에 구성된다. 적어도 그 표면이 산화규소막과는 다른 재료로 형성된 중간층 절연막(6b)은 CVD 기술에 의해 웨이퍼의 전표면위에 증착(deposite)된다. n+드레인 영역(5b)을 노출시키는 노드 접촉 구멍(7)은 중간충 절연막(6b)내로 개방되어 있다. 웨이퍼의 전표면상에는 비도프된 폴리실리콘 막이 CVD 기술에 의해 증착된다. 그후, 비도포된 폴리실콘막은 n+폴리실리콘막을 얻도록, 인과 같은 반도체 도팬트(dopant)로 이온 주입되거나 열적으로 확산된다. 웨이퍼의 저표면 상에는 특정 두께의 산화규소막이 CVD 기술에 의해 증착된다. 노드 접촉 구명(7) 바로 위의 영역을 덮고 있는 마스크로서 패턴화된 감광막(10; photoresist film)을 사용하여, 산화규소막과 n+폴리실리콘 막이 차례로 각각 코어(9b)와 바닥 전극(8a)을 형성하도록 이방성(anisotropical)으로 에칭된다.First, as shown in FIG. 1A, a field oxide film 2 is formed on the surface of the P-type silicon 1, and then acts as a gate oxide film 3 and a word line. A MOS transistor including a gate electrode 4, n + source region 5a and n + drain region 5b is formed thereon. The interlayer insulating film 6b at least whose surface is formed of a material different from the silicon oxide film is deposited on the entire surface of the wafer by CVD technique. The node contact hole 7 exposing n + drain region 5b is open into the interlayer insulating film 6b. On the entire surface of the wafer an undoped polysilicon film is deposited by CVD techniques. Thereafter, the uncoated polysilicon film is ion implanted or thermally diffused into a semiconductor dopant such as phosphorus to obtain an n + polysilicon film. On the low surface of the wafer, a silicon oxide film of a certain thickness is deposited by CVD techniques. Using a patterned photoresist film 10 as a mask covering the area immediately above the node contact life 7, the silicon oxide film and the n + polysilicon film are in turn the core 9b and the bottom electrode 8a, respectively. It is etched anisotropically to form
다음 단계로, 제1b도에 도시한 바와 같이, 감광막(10)을 제거한 후, 비도프된 폴리실리콘 막이 CVD기술에 의해 웨이퍼의 전표면 위에 형성된다음, 인의 이온 주입이나 열적 확산에 의해 n+폴리실리콘 막(31)을 얻도록 도프된다. 그후, n+형 폴리실리콘 막(31)의 에치 백 (Etch back)은 제1c도에 도시한 바와 같이, n+형 폴리실리콘 막의 원통형 전극(31a)을 형성하도록 코어(9b)의 측벽상에만 남게된다.Next, as shown in FIG. 1B, after the photosensitive film 10 is removed, an undoped polysilicon film is formed on the entire surface of the wafer by CVD, followed by n + poly by ion implantation or thermal diffusion of phosphorus. Doped to obtain a silicon film 31. Then, n + etch-back of the type polysilicon film (31) (Etch back) are the 1c as shown in Fig., N + type polysilicon film, a cylindrical electrode (31a) side wall onto the core (9b) so as to form only Will remain.
그후, 제1d도에 도시한 바와 같이, 바닥 전극(8a)과 원통형 전극(31a)을 갖는 원통형 기억 노드 전극을 형성하도록 코어(9b)는 예를 들어 희석 불화수소산으로 습식 에칭함으로써 제거된다. 제1e도에 도시한 바와 같이, 유전체 막(13)과 셀 폴레이트 전극(14; cell plate eletrode)은 원통형 기억 노드 전극을 갖는 적충형 캐패시터를 완성하도록 연속적으로 형성된다.Thereafter, as shown in FIG. 1D, the core 9b is removed by, for example, wet etching with dilute hydrofluoric acid to form a cylindrical storage node electrode having a bottom electrode 8a and a cylindrical electrode 31a. As shown in FIG. 1E, the dielectric film 13 and the cell plate eletrode 14 are formed successively to complete a locus capacitor having a cylindrical memory node electrode.
상술한 방법에 있어서, 원통형 기억 노드 전극의 일부인 원통형 전극(31a)은 예를 들어 반응성 이온 에칭(RIE)에 의해 에치 백으로 형성된다. 그결과, 원통형 전극(31a)의 높이는 코어(9b)의 높이와, 중간층 절연막(6b)과 코어(9b)의 표면을 완전히 노출시키는데 필요한 에치 백 시간에 의존한다. 따라서, n+형 폴리실리콘막(31)의 에칭 비율이 균일하고 코어(9b)의 높이가 균일하다면, 원통형 전극(31a)의 높이도 균일해진다.In the above-described method, the cylindrical electrode 31a, which is part of the cylindrical memory node electrode, is formed as an etch back by, for example, reactive ion etching (RIE). As a result, the height of the cylindrical electrode 31a depends on the height of the core 9b and the etch back time required to completely expose the surfaces of the interlayer insulating film 6b and the core 9b. Therefore, if the etching ratio of the n + type polysilicon film 31 is uniform and the height of the core 9b is uniform, the height of the cylindrical electrode 31a is also uniform.
그러나, 에칭 비율은 실제로 동일 실리콘 웨이퍼내에서 약 ±5%의 범위로 변화하고 더나아가, 코어(9b)의 높이도 약 ±5% 편차를 가진다. 이들 편차는 기억 노드의 표면적의 변화를 초래하는, 동일 반도체 기억 장치내의 원통형 전극(31a)의 높이의 불균일함에 기인한 것이다. 이는 전원 전압 마진 또는 노이즈 마진(noise margin) 등의 전기 특성의 악화와 같은 안정한 회로 작동의 원인이 되는, 기억 메모리 셀 사이의 기억 용량의 변화를 초래한다.However, the etch rate actually varies in the range of about ± 5% within the same silicon wafer and furthermore, the height of the core 9b also varies by about ± 5%. These deviations are due to the nonuniformity of the height of the cylindrical electrode 31a in the same semiconductor memory device, which causes a change in the surface area of the memory node. This causes a change in the storage capacity between the memory memory cells, which causes stable circuit operation such as deterioration of electrical characteristics such as power supply voltage margin or noise margin.
[발명의 개요][Overview of invention]
본 발명의 주 목적은 전술한 종래 기술의 문제점을 해결하고 균일한 칫수의 기억 캐패시터를 갖는 반도체 기억 장치의 제조 방법을 제공한느 것이다.The main object of the present invention is to solve the above-mentioned problems of the prior art and to provide a method of manufacturing a semiconductor memory device having a memory capacitor having a uniform dimension.
상기 목적은, 그 위에 트랜지스터를 갖는 반도체 기판을 제공하는 단계와, 중간층 절연막을 반도체 기판의 표면상에 형성하는 단계와, 불순물로 도프된 제1 폴리실리콘 막과 제1 절연막을 상기 중간층 절연막의 표면에 연속적으로 형성하는 단계와, 제1 절연막으로 형성된 코어와 불순물로 도프된 제1 폴리실리콘 막으로 형성된 바닥 전극을 한정하도록, 제1 절연막과 불순물로 도프된 제1 폴리실리콘 막을 선택적으로 제거하는 단계와, 불순물로 도프되지 않는 제2 폴리실리콘 막과 제2 절연막을 코어와 바닥 전극상에 연속적으로 형성하는 단계와, 코어측벽과 원통형 스페이서 사이에 위치되어 코어의 상부면을 덮는 불순물로 도프되지 않은 제2 폴리실리콘막의 일부가 코어측벽과 바닥전극의 측벽을 에워싸는 원통형 스페이서로서 작용하는 제2 절연막의 일부를 형성하도록 노출될때까지, 상기 제2 절연막을 선택적으로 제거하는 단계와, 원통형 스페이서와 코어의 측벽사이에 끼인 불순물로 도프되지 않는 부분과 코어의 상부면을 덮는 불순물로 도프된 부분으로 상기 불순물로 도프되지 않은 제2 폴리실리콘막을 분할하도록, 마스크로서 원통형 스페이서를 사용함으로써, 불순물을 불순물로 도프되지않은 제2 폴리실리콘막에 선택적으로 도팡하는 단계와, 원통형 스페이서와 코너의 측벽 사이에 배치된 불순물로 도프되지 않은 폴리실리콘막 스페이서로서, 불순물로 도프되지 않은 부분을 남기도록, 마스크로서 원통형 스페이서를 사용하여 불순물로 도프된 부분을 선택적으로 제거하는 단계와, 바닥 전극과 불순물로 도프되지 않은 폴리실리콘 막 스페이서를 남기면서 원통형 스페이서와 코어를 제거하는 단계 및, 원통형 전극 및 바닥 전극을 포함하고 캐패시터의 하나의 전극으로 작용한는 기억 노드 전극 및 원통형 전극을 형성하도록, 불순물로 도프되지 않은 폴리실리콘막 스페이서 내로 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 캐패시터를 구비한 반도체 장치의 제조 방법을 제공함으로써 성취된다.The object is to provide a semiconductor substrate having a transistor thereon, forming an interlayer insulating film on the surface of the semiconductor substrate, and a first polysilicon film and a first insulating film doped with impurities to the surface of the interlayer insulating film. Subsequently removing the first polysilicon film doped with the impurity and the first insulating film so as to define a successive formation of the first insulating film and the bottom electrode formed of the first polysilicon film doped with the impurity And successively forming a second polysilicon film and a second insulating film, which are not doped with impurities, on the core and the bottom electrode, and which are not doped with impurities located between the core side wall and the cylindrical spacer to cover the top surface of the core. A second insulating film in which a part of the second polysilicon film serves as a cylindrical spacer surrounding the core side wall and the side wall of the bottom electrode; Selectively removing the second insulating film until it is exposed to form a portion, and the portion that is not doped with impurities sandwiched between the cylindrical spacer and the sidewall of the core and the portion doped with impurities that covers the upper surface of the core. Selectively doping the impurity to the second polysilicon film that is not doped with impurities, by using the cylindrical spacer as a mask to divide the second polysilicon film that is not doped with it, and disposed between the cylindrical spacer and the sidewall of the corner. Selectively removing the portions doped with impurities using a cylindrical spacer as a mask so as to leave portions that are not doped with impurities, as polysilicon film spacers that are not doped with impurities; Remove cylindrical spacers and cores, leaving silicon membrane spacers And injecting impurities into the polysilicon film spacer that is not doped with impurities to form a memory node electrode and a cylindrical electrode that includes the cylindrical electrode and the bottom electrode and serve as one electrode of the capacitor. It is achieved by providing a method for manufacturing a semiconductor device having a capacitor.
상기 실시예에 있어서, 적층형 캐패시터는 유전체 막을 기억 노드 전극 위에 형성하여 셀 플레이트 전극을 유전체막 위에 형성함으로써, 공지의 방법으로 제조 될 수 있다.In the above embodiment, the stacked capacitor can be manufactured by a known method by forming a dielectric film on the memory node electrode and forming a cell plate electrode on the dielectric film.
[양호한 실시예의 상세한 설명]Detailed Description of the Preferred Embodiments
본 발명의 목적, 특성 및 장점들을 첨부 도면을 참조로 보다 상세히 후술한다.The objects, features and advantages of the present invention will be described in more detail below with reference to the accompanying drawings.
반도체 기억 장치의 제조 방법을 도시하는 제2a도 내지 제2f도를 참조하여, 본 발명의 제1 실시예에 대해 설명한다.A first embodiment of the present invention will be described with reference to FIGS. 2A to 2F showing a method of manufacturing a semiconductor memory device.
먼저, 필드 산화막(2)이 P-형 실리콘 기판(1)의 표면에 형성되고, 게이트 산화막(3), 워드 라인으로 작용을 하는 게이트 전극(4), n+소오스 영역(5a) 및 n+드레인 영역(5b)을 갖는 MOS 트랜지스터가 예를들어, 미국 특허 제 5,172,202호의 칼럼 6, 16째줄 내지 38째줄에 기술한대로, 그 위헤 형성된다. 그후, 약500 내지 600nm의 총두께를 갖는 중간충 절연막(6a)이 공지의 CVD법의 의해 전표면 위에 형성된다. 중간층 절연막(6a)의 최상부면은 약 30nm 두께의 질화규소막으로 형성된다. 상기 중간층 절연막에는, 노드 접촉 구명(7)이 n+드레인 영역(5b)을 노출시키도록 개방되어 있다. 그 전표면 위에는 약 100nm의 두께를 갖는 비도프된 폴리실리콘막이 제1 폴리실리콘막으로서 저압 CVD법에 의해 형성된다음, 인의 이온주입이나 열적확산에 의해 n+폴리실리콘막으로 도프된다. 그다음, 약 400nm 의 두께를 갖는 산화규소막이 CVD법에 의헤 제1 절연막으로 형성된다. 마스크로서 적어도 노드 접촉 구멍(7)을 덮고 있는 패턴화된 감광 막(10)을 사용하여, 산화규소막과 n+폴리실리콘 막은 코어(9b)와 바닥 전극(8a)을 형성하도록 연속적으로 이방성으로 에칭된다.First, the field oxide film 2 is formed on the surface of the P-type silicon substrate 1, the gate oxide film 3, the gate electrode 4 serving as a word line, the n + source region 5a and n + A MOS transistor having a drain region 5b is formed thereon, as described, for example, in columns 6, 16 to 38 of US Pat. No. 5,172,202. Thereafter, an interlayer insulating film 6a having a total thickness of about 500 to 600 nm is formed on the entire surface by a known CVD method. The uppermost surface of the interlayer insulating film 6a is formed of a silicon nitride film having a thickness of about 30 nm. The node contact life 7 is open to the interlayer insulating film so as to expose the n + drain region 5b. On the entire surface, an undoped polysilicon film having a thickness of about 100 nm is formed by low pressure CVD as a first polysilicon film, and then doped into n + polysilicon film by ion implantation or thermal diffusion of phosphorus. Then, a silicon oxide film having a thickness of about 400 nm is formed of the first insulating film by the CVD method. Using a patterned photosensitive film 10 covering at least the node contact hole 7 as a mask, the silicon oxide film and the n + polysilicon film are continuously anisotropic to form the core 9b and the bottom electrode 8a. Is etched.
제2b도에 도시한 바와 같이, 감광 막(10)을 제거한 후에, 약 150nm의 두께를 갖는 비도프된 폴리실리콘 막(11)이 제2 폴리실리콘 막으로서 저압 CVD법에 의해 전표면 상에 형성된다음, 전체면상에, 약 100nm 두께의 산화규소막(12)이 CVD법에 의해 제2 절연막으로서 형성된다.As shown in FIG. 2B, after removing the photosensitive film 10, an undoped polysilicon film 11 having a thickness of about 150 nm was formed on the entire surface by low pressure CVD as a second polysilicon film. Next, on the entire surface, a silicon oxide film 12 having a thickness of about 100 nm is formed as the second insulating film by the CVD method.
제2c도에 도시한 바와 같이, 산화 규소막(12)은 대향 측벽 사이에 끼인 비도프된 폴리실리콘 막(11)을 구비한 코어(9a)의 주위에 원통형 스페이서(12a)를 형성하도록, 산화규소막(12)의 일부를 남기면서, RIE에 의해 이방성으로 에칭된다. 1 x 1015내지 2 x 1016내지 (㎝-2) 도즈(dose)의 인 이온 주입은 비도프된 폴리실리콘 막(11) 안으로 기판(1)에 수직하게 실행된다. 원통형 스페이서(12a)는 비도프된 폴리실리콘 막(11) 내로의 이온 주입용 마스크로서 기능을 한다. 이온 주입후 질소 분위기하의 800 내지 900℃ 온도에서 열처리를 수행한다. 일련의 처리 결과로서, 비도프된 폴리실리콘 막(11)의 노출 표면은 원통형 스페이서(12a)로 덮힌 비도프된 폴리실리콘 막(11)의 일부분만을 비도프된 폴리실리콘 막(11a)으로서 남겨두고 n+폴리실리콘 막(21aa)으로 도프된다.As shown in FIG. 2C, the silicon oxide film 12 is oxidized to form a cylindrical spacer 12a around the core 9a having an undoped polysilicon film 11 sandwiched between opposing sidewalls. It is etched anisotropically by RIE, leaving part of the silicon film 12. Phosphorus ion implantation of 1 × 10 15 to 2 × 10 16 to (cm −2 ) doses is performed perpendicular to the substrate 1 into the undoped polysilicon film 11. The cylindrical spacer 12a functions as a mask for ion implantation into the undoped polysilicon film 11. After ion implantation, heat treatment is performed at 800 to 900 ° C. under a nitrogen atmosphere. As a result of the series of treatments, the exposed surface of the undoped polysilicon film 11 leaves only a portion of the undoped polysilicon film 11 covered with the cylindrical spacer 12a as the undoped polysilicon film 11a. doped with n + polysilicon film 21aa.
제2d도에 도시한 바와 같이, 폴리실리콘 막은 n+폴리실리콘 막(21aa)을 제거하도록, CC12F2 과 N2 의 혼합가스를 이용하여 RIE에 의해 에치 백된다. RIE에서, 비도프된 폴리실리콘 막(11a)은 코어(9a)의 측벽 주위에 형성되는 스페이서인 비도프된 폴리실리콘 막 스페이서(11aa)를 얻도록 부분 에칭된다.As shown in FIG. 2D, the polysilicon film is n+CC1 to remove the polysilicon film 21aa2F2 And N2 It is etched back by RIE using mixed gas of. In the RIE, the undoped polysilicon film 11a is partially etched to obtain an undoped polysilicon film spacer 11aa, which is a spacer formed around the sidewall of the core 9a.
RIE에 대해 상세히 후술한다. 에칭 비율을 나타내는 그래프인 제3도를 참조하면, n+폴리실리콘 막(상부곡선)과 비도프된 폴리실리콘 막(하부곡선)의 RIE의 평균 에칭 비율은 각각 약 100nm/min 와 약 30nm/min이다. 비도프된 폴리실리콘 막의 에칭 비율은 n+폴리실리콘 막의 에칭 비율의 약1/3이다. 동일한 실리콘 웨이퍼를 가르지르는 위치의 함수로서 에칭 비율의 편차를 나타내는 제4도를 참조하면, 각각 n+폴리실리콘 막과 비도프된 폴리실리콘 막의 에칭 비율의 변화 퍼센트는 약±5%은 n+폴리실리콘 막과 비도프된 폴리실리콘 막의 에칭 비율변화는 ±5nm/min와 ±1.5nm/min이다.The RIE will be described later in detail. Referring to FIG. 3, which is a graph showing the etching rate, the average etching rates of RIE of n + polysilicon film (upper curve) and undoped polysilicon film (lower curve) are about 100 nm / min and about 30 nm / min, respectively. to be. The etch rate of the undoped polysilicon film is about 1/3 of the etch rate of the n + polysilicon film. Referring to FIG. 4, which shows the variation in etching rate as a function of position across the same silicon wafer, the percentage change in etching rate of n + polysilicon film and undoped polysilicon film is about ± 5% n + poly, respectively. The etch rate changes of the silicon film and the undoped polysilicon film are ± 5 nm / min and ± 1.5 nm / min.
비도프된 폴리실리콘 막(11a)을 남기도록 n+폴리실리콘 막(21aa)을 RIE에 의해 제거하는 방법에 대해 후술한다. 이 RIE에서, 메모리 셀의 기억 노드 사이의 단락을 방지하도록, n+폴리실리콘 막(21aa)이 완저히 제거되어야 한다. 예를 들어, 15분의 에칭 시간이면 n+폴리실리콘 막의 150nm을 완전히 제거한다. (두께와 처리공정상의 변화로 인한) 150nm의 평균 두께를 갖는 n+폴리실리콘 막의 완전한 제거를 위해서는, 비도프된 폴리실리콘 막(11aa)만을 남기도록 15 x 150% = 22.5분 동안의 50% 오버 에칭을 실행한다.The method of removing the n + polysilicon film 21aa by RIE to leave the undoped polysilicon film 11a will be described later. In this RIE, n + polysilicon film 21aa must be completely removed to prevent short circuits between memory nodes of the memory cell. For example, an etching time of 15 minutes completely removes 150 nm of the n + polysilicon film. For complete removal of the n + polysilicon film with an average thickness of 150 nm (due to changes in thickness and processing), 15% 150% = 50% over 22.5 minutes leaving only the undoped polysilicon film 11aa. Etching is performed.
다음에, RIE 오버 에칭을 설명하는 개략도인 제5a도와, 동일한 실리콘 웨이퍼의 직경을 가로지르는 제5a도의 폴리실리콘막의 높이(H)의 편차를 나타내는 그래프인 제5b도를 참조하여 설명한다. C 위치는 웨이퍼의 중심 위치이고 A와 E 위치는 각각 웨이퍼의 가장자리 위치이다. 제5b도의 상부 곡선은 비도프된 폴리실리콘에 대한 것이고, 하부 곡선은 n+도프된 폴리실리콘에 대한 것이다. n+폴리실리콘 막(8a)과 산화규소막(9a, 9b)의 총두께가 동일 실리콘 웨이퍼 상에서 균일(500nm)하다고 가정하면, RIE에 의해 얻어지는 비도프된-폴리실리콘-막 스페이서의 높이(H)는 ±0.7% 의 편차를 갖는 457±3.5nm이지만, 종래 기술에 의한 n+폴리실리콘 막 스페이서(31a)의 높이는(제1c도 참조) ±2.7%의 편차를 갖는 425±11.5nm였다.Next, with reference to FIG. 5A which is a schematic diagram explaining RIE over etching, FIG. 5B which is a graph which shows the deviation of the height H of the polysilicon film of FIG. 5A across the diameter of the same silicon wafer. The C position is the center position of the wafer and the A and E positions are the edge positions of the wafer, respectively. The upper curve of FIG. 5B is for undoped polysilicon and the lower curve is for n + doped polysilicon. Assuming the total thickness of n + polysilicon film 8a and silicon oxide films 9a and 9b is uniform (500 nm) on the same silicon wafer, the height (H) of the undoped-polysilicon-film spacer obtained by RIE ) Is 457 ± 3.5 nm with a deviation of ± 0.7%, but the height of the n + polysilicon film spacer 31a according to the prior art (see also FIG. 1C) was 425 ± 11.5 nm with a deviation of ± 2.7%.
다음 단계에서, 제2e도에 도시한 바와 같이 희석 불화수소산에 의해 습식에칭이 수행되어 코어(9a)와 원통형 스페이서(12a)가 제거된다. 인 이온 주입은 비도프된 폴리실리콘 막 스페이서(11aa) 내로 1 x 1015내지 2 x 1016(㎝-2) 도즈로 수행되어 도체 성질을 갖게 된다. 바닥 전극(8a)과 함께 얻어진 원통형 전극(21ab)은 원통형 기억 노드 전극을 형성한다. 원통형 전극(21ab)의 높이는 비도프된 폴리실리콘 막 스페이서(11aa)의 높이와 동일하다.In the next step, wet etching is performed by dilute hydrofluoric acid as shown in FIG. 2E to remove the core 9a and the cylindrical spacer 12a. Phosphorus ion implantation is performed at 1 × 10 15 to 2 × 10 16 (cm −2 ) doses into the undoped polysilicon membrane spacer 11aa to have conductor properties. The cylindrical electrode 21ab obtained together with the bottom electrode 8a forms a cylindrical memory node electrode. The height of the cylindrical electrode 21ab is equal to the height of the undoped polysilicon film spacer 11aa.
다음, 제2f도에 도시한 바와 같이, 약 100nm의 두께를 갖는 n+형 폴리실리콘막의 셀 플레이트 전극(14)과 이산화 규소막에 의해 계산되는 약 5nm의 유전체 막(13)은 공지된 종래의 방법으로 형성된다. 그래서, 본 발명에 따른 원통형 기억 노드 전극을 갖는 적층형 캐패시터가 형성된다.Next, as shown in FIG. 2F, the cell plate electrode 14 of the n + type polysilicon film having a thickness of about 100 nm and the dielectric film 13 of about 5 nm calculated by the silicon dioxide film are known conventionally. Formed by the method. Thus, a stacked capacitor having a cylindrical storage node electrode according to the present invention is formed.
제5b도에 도시한 제1 실시예에서, 원통형 기억 노드 전극의 부품인 원통형 전극(21ab)의 높이는 비도프된-폴리실리콘-막 스페이서(11aa)의 높이와 같다. 그래서, 종래 방법과 비교하면, 스페이서의 높이 편차는 적다. 또한, 비도프된 폴리실리콘의 에칭 비율의 n+폴리실리콘보다 훨씬 낮으므로, (선 RIE, 후 도핑에 의해 제공된) 원통형 전극(21ab)의 높이는 (선 도핑, 후 RIE에 의해 제공된) 종래기술의 다른 것은 거의 동등한 대응하는 원통형 전극(31a)의 높이 보다 훨씬 높다.In the first embodiment shown in FIG. 5B, the height of the cylindrical electrode 21ab which is a part of the cylindrical memory node electrode is equal to the height of the undoped-polysilicon-membrane spacer 11aa. Therefore, compared with the conventional method, the height variation of the spacer is small. In addition, since the etch rate of undoped polysilicon is much lower than n + polysilicon, the height of the cylindrical electrode 21ab (provided by line RIE, post doping) is lower than that of the prior art The other is much higher than the height of the corresponding cylindrical electrode 31a which is almost equivalent.
따라서, 제1 실시예는 전원 전압 마진, 노이즈 마진 및 다른 특성의 악화와 같은 회로 작동의 불안정의 원인이 되는 메모리 셀의 기억 용량에 대한 편차가 감소되는 효과를 가진다. 제1 실시예는 종래의 제조 방법에 비해 메모리 셀의 자체 기억 용량이 증가하는 추가의 효과도 가진다.Therefore, the first embodiment has the effect of reducing the variation in the storage capacity of the memory cell which causes the instability of the circuit operation such as the deterioration of the power supply voltage margin, the noise margin and other characteristics. The first embodiment also has the additional effect of increasing the self storage capacity of the memory cell compared to the conventional manufacturing method.
본 발명의 제1 실시예에서, 적어도 중간층 절연막의 표면은 질화규소막을 포함하고 제1 및 제2 절연막은 산화 규소막을 포함한다. 이들막의 조성은 한정적인 것은 아니다. 적어도 중간층 절연막의 표면이 질화 규소막을 포함하면, 제1 및 제2 절연막은 인 규산염 유리(PSG, phosphosilicate glass)막 또는 붕소 인 규산염 유리(BPSG, boro-phosphosilicate glass)막을 포함한다. 이 경우에, 제2 절연막의 원통형 스페이서와 제1 절연막 코어의 제거는 희석 불화수소산에 의해 선택적인 에칭에 의해 실행된다. 중간층 절연막이 산화 규소막을 포함하고 제1 및 제2 절연막이 PSG 또는 BPSG 막을 포함하면, 원통형 스페이서와 코어의 제거는 불화 수소가스로 증기 에칭에 의해 수행된다. 이 경우, 불화 수소가스의 압력이 600pa 이면, 제1 및 제2 절연막의 에칭 비율은 중간층 절연막의 에칭 비율보다 큰 약 102내지 103배이다. 중간층 절연막이 산화 규소, PSG 또는 BPSG 막을 포함하고 제1 및 제2 절연막이 PSG 막을 포함할 때, 원통형 스페이서와 코어의 제거는 희석 불화수소산으로 선택적인 습식 에칭에 의해 수행된다.In the first embodiment of the present invention, at least the surface of the interlayer insulating film includes a silicon nitride film and the first and second insulating films include a silicon oxide film. The composition of these films is not limited. When at least the surface of the interlayer insulating film includes a silicon nitride film, the first and second insulating films include a phosphosilicate glass (PSG) film or a boro-phosphosilicate glass (BPSG) film. In this case, removal of the cylindrical spacer of the second insulating film and the first insulating film core is performed by selective etching with dilute hydrofluoric acid. If the interlayer insulating film includes a silicon oxide film and the first and second insulating films include a PSG or BPSG film, removal of the cylindrical spacer and the core is performed by steam etching with hydrogen fluoride gas. In this case, when the pressure of the hydrogen fluoride gas is 600 pa, the etching rate of the first and second insulating films is about 10 2 to 10 3 times larger than the etching rate of the interlayer insulating film. When the interlayer insulating film includes a silicon oxide, PSG or BPSG film, and the first and second insulating films include a PSG film, removal of the cylindrical spacer and the core is performed by selective wet etching with dilute hydrofluoric acid.
제1 폴리실리콘 막은 n+형으로 도프되어 제1 실시예에 의해 패턴화된다(제2a도 참조). 대신에, 제2 폴리실리콘 막에서화 같은 시간으로 n+형으로 변환된다.The first polysilicon film is doped with n + type and patterned by the first embodiment (see also FIG. 2a). Instead, it is converted to n + type at the same time as in the second polysilicon film.
반도체 기억 장치의 제조 방법을 도시하는 제6a도 내지 제6c도를 참조하여 본 발명의 제2 실시예를 후술한다.A second embodiment of the present invention will be described below with reference to FIGS. 6A to 6C showing a method of manufacturing a semiconductor memory device.
본 발명의 제1 실시예와 동일한 제조 방법에 따라, 중간층 절연막(6a)과 노드 접촉 구멍(7)이 형성되고 그 전표면 위에는 약 100nm의 두께를 갖는 비도프된 폴리실리콘 막이 제1 폴리실리콘 막으로서 CVD 법에 의해 형성된다. 인의 이온 주입 또는 열 확산은 n+폴리실리콘 막(8)에 대한 비도프된 폴리실리콘 막의 도핑을 수반한다. 그 전표면 위에는, 약 400nm의 두께를 갖는 산화규소가 CVD법에 의해 제1 절연막과 같이 형성된다. 적어도 노드 접촉 구멍(7)을 덮기 위한 마스크로서 패턴화된 감광 막을 사용하여, 코어(9a)를 형성하도록 산화 규소막을 이방성으로 에칭한다.According to the same manufacturing method as in the first embodiment of the present invention, the first polysilicon film is an undoped polysilicon film having an interlayer insulating film 6a and a node contact hole 7 formed thereon and having a thickness of about 100 nm on the entire surface thereof. As formed by the CVD method. Ion implantation or thermal diffusion of phosphorus involves doping of the undoped polysilicon film to n + polysilicon film 8. On the entire surface, silicon oxide having a thickness of about 400 nm is formed like the first insulating film by the CVD method. The silicon oxide film is anisotropically etched to form the core 9a using a patterned photosensitive film as a mask for covering at least the node contact hole 7.
제6a도에 도시한 바와 같이, 제1 실시예와 동일한 방법으로 감광 막을 제거한 후에, 약 150nm의 두께를 갖는 비도프된 폴리실리콘 막(11)이 제2 폴리실리콘 막으로서 CVD법에 의해 웨이퍼의 전표면 위에 형성된다. 그 웨이퍼 표면 위에는, 약 100nm의 두께를 갖는 산화 규소막(12)이 제2 절연막과 같이 CVD법에 의해 형성된다.As shown in FIG. 6A, after removing the photosensitive film in the same manner as in the first embodiment, an undoped polysilicon film 11 having a thickness of about 150 nm is formed as a second polysilicon film by CVD method. It is formed on the entire surface. On the wafer surface, a silicon oxide film 12 having a thickness of about 100 nm is formed by the CVD method like the second insulating film.
제6b도에 도시한 바와같이, 산화 규소막(12)이 원통형 스페이서(12b)로서 산화규소막(12b)의 일부를 남기면서, 이방성 에칭 백된다. 마스크로서 원통형 스페이서(12b)를 사용하여, n+폴리실리콘 막에 비도프된 폴리실리콘 막(11)의 노출 부분을 도프하도록, 인 이온 주입을 실행한다. 도프된 n+폴리실리콘 막(11)과 그바로 아래의 n+폴리실리콘 막(8)은 도프된 폴리실리콘 막 스페이서(11b)와 바닥 전극(8b)을 남기도록 제1 실시예와 동일한 방법으로 CC12F2와 N2의 혼합 가스로 RIE로 에칭된다.As shown in FIG. 6B, the silicon oxide film 12 is anisotropically etched back while leaving a part of the silicon oxide film 12b as the cylindrical spacer 12b. Using the cylindrical spacer 12b as a mask, phosphorus ion implantation is performed to dope the exposed portion of the polysilicon film 11 undoped with n + polysilicon film. The doped n + polysilicon film 11 and immediately below the n + polysilicon film 8 are left in the same manner as in the first embodiment to leave the doped polysilicon film spacer 11b and the bottom electrode 8b. It is etched by RIE with a mixed gas of CC1 2 F 2 and N 2 .
다음 단계로, 제6c도에 도시한 바와 같이, 제1 실시예와 동일한 방법으로, 코어(9a)와 원통형 스페이서(12b)가 제거된다음, n+폴리실리콘 막의 원통형 전극(21b)에 비도프된 폴리실리콘 막 스페이서(11b)를 도포하도록 인 이온 주입이 수행된다. 기억 노드 전극은 바닥 전극(8b)과 원통형 전극(21b)을 포함하도록 형성된다. 그후, 유전체 막(13)과 셀 플레이트 전극(14)이 형성된다.Next, as shown in FIG. 6C, in the same manner as in the first embodiment, the core 9a and the cylindrical spacer 12b are removed, and then undoped to the cylindrical electrode 21b of the n + polysilicon film. Phosphorus ion implantation is performed to apply the polysilicon membrane spacer 11b. The memory node electrode is formed to include the bottom electrode 8b and the cylindrical electrode 21b. Thereafter, the dielectric film 13 and the cell plate electrode 14 are formed.
제1 실시예와 비교하면, 제2 실시예는 보다 작은 폴리실리콘 에칭 단계만이 필요하다는 장점이 있다.Compared with the first embodiment, the second embodiment has the advantage that only a smaller polysilicon etching step is required.
본 발명의 방법에 따라, 먼저 비도프된 제2 폴리실리콘 막이 예정된 형상으로 형성되도록, 제1 n+폴리실리콘막의 바닥 전극과 제2 n+폴리실리콘막의 원통형 전극으로 구성되는 소정의 원통형 기억 노드가 제조된다. n+형으로 도포된다. 상기 방법에 있어서, 소정의 형상을 얻기 위한 RIE 에칭은(비도프된) 제2 폴리실리콘 막이 다른 성분의 막에 비해 낮은 에칭 비율을 가져 이온 주입에 의한 연속적인 도핑으로 인한 필름 두께에 영향을 주지 않을 때, 실행된다.According to the process of the present invention, the first non-doped second polysilicon film, so as to form a predetermined shape Claim 1 n + polysilicon film, the bottom electrode and the second n + polysilicon film is given a cylindrical storage consisting of a cylindrical electrode node Are manufactured. It is applied in the form of n + . In this method, the RIE etching to obtain the desired shape has a lower etch rate than the non-doped second polysilicon film, which does not affect the film thickness due to continuous doping by ion implantation. When not, it is executed.
본 발명은 대응 실리콘 막이 소정의 형상을 갖도록 n+형으로 먼저 도프되어 RIE 에칭을 받게 되는 종래 기술과 비교될 수 있다. 비도프된 폴리실리콘이 (다른 성분의 막에 비해) n+폴리실리콘 보다 낮은 에칭 비율을 갖고, 더욱이, 비도프된 폴리실리콘이 n+폴리실리콘에 비해 웨이퍼 직경을 가로질러 보다 균일하게 에칭되므로, 본 발명에 따라 제공된 n+폴리실리콘 막의 원통형 전극은 대응하는 종래 기술의 것에 비해 훨씬 더 균일하고 훨씬 더 높은 높이를 가진다. 그 결과, 본 발명의 방법은 기억 용량의 균일성이 향상된 복수의 메모리 셀을 갖고 전원 공급 전압마진, 노이즈 마진 및 기타 특성과 관계된 회로 작동이 향상된 메모리 셀을 갖는 기억 장치를 제공한다.The present invention can be compared with the prior art in which the corresponding silicon film is first doped to n + type so as to have a predetermined shape and subjected to RIE etching. Since undoped polysilicon has a lower etch rate than n + polysilicon (relative to other components of the film), and moreover, undoped polysilicon is etched more uniformly across the wafer diameter than n + polysilicon, The cylindrical electrodes of the n + polysilicon film provided according to the invention are much more uniform and have a much higher height than those of the corresponding prior art. As a result, the method of the present invention provides a memory device having a plurality of memory cells with improved uniformity of storage capacity and a memory cell with improved circuit operation related to power supply voltage margin, noise margin and other characteristics.
이상과 같이, 본 발명은 상기 특정 실시예를 참조하여 설명하고 도시하였지만, 본 발명은 상기 특정 실시예에 한정되는 것이 아니고 다수의 변형 및 변경이 첨부된 청구범위의 범주내에서 이루어질 수 있다고 이해해야 한다.As described above, the present invention has been described and illustrated with reference to the above specific embodiments, but it should be understood that the present invention is not limited to the above specific embodiments and that many modifications and changes can be made within the scope of the appended claims. .
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940004174A KR0168145B1 (en) | 1994-03-04 | 1994-03-04 | Process for fabricating a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940004174A KR0168145B1 (en) | 1994-03-04 | 1994-03-04 | Process for fabricating a semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0168145B1 true KR0168145B1 (en) | 1998-12-15 |
Family
ID=19378331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940004174A KR0168145B1 (en) | 1994-03-04 | 1994-03-04 | Process for fabricating a semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0168145B1 (en) |
-
1994
- 1994-03-04 KR KR1019940004174A patent/KR0168145B1/en not_active IP Right Cessation
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