KR0165307B1 - Semiconductor memory device having resistanee device & its fabrication method - Google Patents
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Abstract
반도체 메모리장치에서의 저항소자의 구조 및 그 제조방법에 대해 기재되어 있다. 이는 반도체 메모리장치의 주변회로 영역에 형성된 저항소자가 셀 어레이 영역에 형성된 플레이트전극 물질로 형성되어 있는 것을 특징으로 한다. 저항소자는 그 표면이 평탄하게 형성된다. 플레이트전극 물질로 다결정실리콘을 사용한다. 따라서, 저항소자의 크기 조절을 용이하게 하고, 면저항 편차를 작게 한다.The structure of a resistance element in a semiconductor memory device and a manufacturing method thereof are described. The resistive element formed in the peripheral circuit region of the semiconductor memory device is formed of a plate electrode material formed in the cell array region. The resistance element has a flat surface. Polycrystalline silicon is used as the plate electrode material. Therefore, the size of the resistance element can be easily adjusted, and the sheet resistance variation can be reduced.
Description
제1a도 및 제1b도는 종래 일 방법에 의한 DRAM 장치의 저항소자의 구조를 도시한 것으로서, 비트라인을 구성하는 물질로 저항소자를 형성한 경우의 단면도들이다. 제1a도는 셀어레이부의 일부를, 제1b도는 주변회로부의 일부를 도시한 것이다.1A and 1B show the structure of a resistive element of a DRAM device according to a conventional method, and are sectional views when a resistive element is formed of a material constituting a bit line. FIG. 1A shows a part of the cell array portion and FIG. 1B shows a part of the peripheral circuit portion.
제2a도 및 제2b도는 종래 다른 방법에 의한 DRAM 장치의 저항소자의 구조를 도시한 것으로서, 스토리치 전극을 구성하는 물질로 저항소자를 형성한 경우의 단면도들이다. 제2a도는 셀어레이부의 일부를, 제2b도는 주변회로부의 일부를 도시한 것이다.2A and 2B show the structure of a resistive element of a DRAM device according to another conventional method, and are sectional views when the resistive element is formed of a material constituting the story electrode. FIG. 2A shows a part of the cell array portion and FIG. 2B shows a part of the peripheral circuit portion.
제3a도 및 제3b도는 본 발명의 방법에 의해 형성된 DRAM 장치의 저항소자의 구조를 도시한 것으로서, 플레이트 전극을 구성하는 물질로 저항소자를 형성한 경우의 단면도들이다. 제3a도는 셀어레이부의 일부를, 제3b도는 주변회로부의 일부를 도시한 것이다.3A and 3B show the structure of a resistive element of a DRAM device formed by the method of the present invention, and are sectional views when the resistive element is formed of a material constituting the plate electrode. FIG. 3A shows a part of the cell array part and FIG. 3B shows a part of the peripheral circuit part.
제4a도 내지 제4c도는 본 발명에 의한 DRAM 장치의 제조방법을 설명하기 위해 도시된 단면도들로서, 셀 어레이부의 일부를 도시한 것이다.4A through 4C are cross-sectional views illustrating a method of manufacturing a DRAM device according to the present invention, and illustrate a part of a cell array unit.
제5a도 내지 제5c도는 본 발명에 의한 저항소자 형성방법을 설명하기 위해 도시된 단면도들로서, 주변회로부의 일부를 도시한 것이다.5A to 5C are cross-sectional views illustrating a method of forming a resistance element according to the present invention, and illustrate a portion of a peripheral circuit part.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 주변회로 영역에 형성되는 저항소자가 플레이트전극 물질로 형성되어 있는 DRAM 장치에서의 저항소자의 구조 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a structure and a method of forming a resistance element in a DRAM device in which a resistance element formed in a peripheral circuit region is formed of a plate electrode material.
반도체 메모리장치는 데이터를 저장하기 위해 단위 셀들이 매트릭스 모양으로 배치되어 있는 셀 어레이부와, 셀 구동을 위해 셀 어레이부 외곽에 배치되어 있는 주변회로부터 나누어져 있다. 통상, DRAM(Dynamic Random Access Memory)의 경우, 단위 셀은 하나의 트랜지스터와 하나의 커패시터로 구성되어 있으나, 주변회로는 여러 종류의 트랜지스터, 저항소자등으로 이루어져 있다.The semiconductor memory device is divided into a cell array unit in which unit cells are arranged in a matrix for storing data, and a peripheral circuit disposed outside the cell array unit for driving a cell. In general, in the case of DRAM (Dynamic Random Access Memory), the unit cell is composed of one transistor and one capacitor, but the peripheral circuit is composed of various kinds of transistors, resistance elements, and the like.
반도체 메모리장치를 제조할 때, 셀 어레이부와 주변회로부는 거의 동시에 형성되어지기 때문에, 셀 어레이부를 구성하는 물질은 주변회로부터 구성하는 소자 형성을 위해 사용되기도 한다.In the manufacture of a semiconductor memory device, since the cell array portion and the peripheral circuit portion are formed at about the same time, the material constituting the cell array portion may be used for forming the element constituting the peripheral circuit.
제1a도 및 제1b도는 종래 일 방법에 의한 DRAM 장치의 저항소자의 구조를 도시한 것으로서, 비트라인을 구성하는 물질로 저항소자를 형성한 경우의 단면도들이다. 이때, 제1a도는 셀 어레이부의 일부를 도시하고, 제1b도는 주변회로부의 일부를 도시한다.1A and 1B show the structure of a resistive element of a DRAM device according to a conventional method, and are sectional views when a resistive element is formed of a material constituting a bit line. 1A shows a part of the cell array unit, and FIG. 1B shows a part of the peripheral circuit unit.
도면부호 10은 반도체기판을, 12는 필드산화막을, 14는 소오스를, 16은 드레인을, 18은 게이트전극을, 20은 게이트전극을 다른 도전물질로부터 절연시키기 위한 절연막을, 22은 스토리지전극과 소오스를 연결시키기 위한 제1 패드층을, 24은 비트라인과 드레인을 연결시키기 위한 제2 패드층을, 26은 층간절연층을, 28은 비트라인을 그리고 29는 저항소자를 나타낸다.Reference numeral 10 denotes a semiconductor substrate, 12 denotes a field oxide film, 14 denotes a source, 16 denotes a drain, 18 denotes a gate electrode, 20 denotes an insulating film for insulating the gate electrode from another conductive material, and 22 denotes a storage electrode. A first pad layer for connecting a source, 24 a second pad layer for connecting a bit line and a drain, 26 an interlayer insulating layer, 28 a bit line, and 29 a resistance element.
이때, 비트라인(28)과 저항소자(29)은 다결정실리콘(ⓐ로 표시)과 실리사이드(ⓑ로 표시)가 적층된 구조로 형성되어 있다.In this case, the bit line 28 and the resistance element 29 are formed in a structure in which polycrystalline silicon (denoted by ⓐ) and silicide (denoted by ⓑ) are stacked.
반도체 메모리장치의 집적도 및 속도 향상을 위해서, 게이트전극을 구성하는 재료로 다결정실리콘을 단독으로 사용하기 보다는, 다결정실리콘 상에 실리사이드를 적층하여 (폴리사이드 (polycide) 구조) 사용하는 방법이 많이 이용되고 있다. 이는 실리사이드의 낮은 면저항 특성에 의해 게이트전극의 저항이 감소되기 때문이다. 폴리사이드의 면저항 (Rs)은 폴리사이드의 두께 및 비저항에 따라 달라지기는 하지만, 통상 약 2-20Ω/□ 정도로 아주 적다.In order to improve the degree of integration and speed of semiconductor memory devices, a method of stacking silicide on a polysilicon (polycide structure) rather than using polycrystalline silicon alone as a material for forming a gate electrode is widely used. have. This is because the resistance of the gate electrode is reduced by the low sheet resistance of silicide. The sheet resistance (Rs) of the polyside is usually very small, about 2-20 Ω / square, although it depends on the thickness and specific resistance of the polyside.
따라서, 메모리장치의 저항소자를, 제1b도에 도시된 바와 같이, 게이트전극을 형성하는 물질, 즉 폴리사이드로 형성하기 위해서는, 저항소자의 길이를 충분히 길게 해야 한다.Therefore, in order to form the resistance element of the memory device with a material forming the gate electrode, that is, polyside, as shown in FIG. 1B, the length of the resistance element must be sufficiently long.
저항소자를 구성하는 물질로 폴리사이드를 사용하기 위해서는, 상술한 바와 같은 이유 때문에, 저항소자가 차지하는 면적을 더 크게 해야 하는데, 이는 집적도 향상을 저해하는 원인이 될 뿐만아니라, 각종 도전층 사이에 원하지 않는 기생용량을 발생시키기 때문에 메모리장치의 오동작을 일으킬 수도 있다.In order to use a polyside as a material constituting the resistive element, the area occupied by the resistive element must be made larger for the reasons described above, which not only prevents the improvement of the degree of integration, but also is not desired between various conductive layers. It may cause a malfunction of the memory device because it does not generate a parasitic capacity.
제2a도 및 제2b도는 종래 다른 방법에 의한 DRAM 장치의 저항소자의 구조를 도시한 것으로서, 저항소자를 비트라인을 구성하는 물질로 형성하지 않고, 스토리지 전극을 구성하는 물질로 형성한 경우의 단면도들이다. 이때 제2a도는 셀 어레이부의 일부를 도시하고, 제2b도는 주변회로부의 일부를 도시한다.2A and 2B show the structure of a resistive element of a DRAM device according to another method, which is a cross-sectional view when the resistive element is formed of a material constituting a storage electrode instead of a material constituting a bit line. admit. 2A illustrates a part of the cell array unit, and FIG. 2B illustrates a portion of the peripheral circuit unit.
도면부호 30은 식각저지층을, 32는 절연층, 34은 스토리지전극을 그리고 35는 저항소자를 나타낸다. 설명되지 않은 도면부호들 중, 상기 제1a도 및 제1b도에서 설명한 도면부호는 동일 부분을 의미한다.Reference numeral 30 denotes an etch stop layer, 32 an insulating layer, 34 a storage electrode, and 35 a resistance element. Among the non-described reference numerals, reference numerals described in FIGS. 1A and 1B mean the same parts.
저항소자(35)는 스토리지전극(34)와 같은 구조 (제2a도 및 제2b도의 경우, 원통형)로 형성되어 있다. 이는 스토리지전극을 형성하는 공정이 셀 어레이부와 주변회로부에서 동시에 진행되기 때문이다.The resistance element 35 is formed in the same structure as the storage electrode 34 (cylindrical in the case of FIGS. 2A and 2B). This is because the process of forming the storage electrode is simultaneously performed in the cell array unit and the peripheral circuit unit.
언급한 종래 다른 방법에 의한 저항소자의 구조에 의하면, 스토리지전극을 형성함과 동시에 저항소자를 형성하기 때문에, 저항소자는 스토리지전극의 모양을 그대로 닮게 된다.According to the structure of the resistive element by another conventional method mentioned above, since the resistive element is formed at the same time as the storage electrode is formed, the resistive element resembles the shape of the storage electrode.
메모리장치의 집적도가 향상되면서, 단위 셀을 구성하는 커패시터는, 예컨대 원통형, 핀 구조, 크라운형등과 같은 입체적인 구조로 형성되고 있기 때문에, 이러한 입체적인 구조로 형성된 저항소자의 경우, 스토리지전극을 구성하는 물질로 면저항이 다소 높은 다결정실리콘을 사용하게 된다 하더라도, 첫째, 면저항(Rs)이 공정의 영향을 받아 큰 편차를 가지므로, 원하는 저항값을 얻기가 용이하지 않다. 둘째, 금속층과 저항소자를 접속시키기 위한 접촉창 형성이 용이하지 않다는 단점을 가진다.As the integration degree of the memory device is improved, the capacitor constituting the unit cell is formed in a three-dimensional structure such as a cylindrical shape, a pin structure, a crown shape, and the like. Even if polysilicon having a relatively high sheet resistance is used as the material, first, sheet resistance (Rs) has a large variation under the influence of the process, and thus it is not easy to obtain a desired resistance value. Second, the contact window for connecting the metal layer and the resistive element is not easy.
따라서, 비트라인을 폴리사이드로 형성하는 반도체 메모리장치에 있어서, 상술한 바와 같은 문제점을 해결할 수 있는 방안이 요구된다.Therefore, in the semiconductor memory device in which the bit lines are formed of polysides, there is a need for a method capable of solving the above-described problems.
본 발명의 목적은 집적도 향상에 용이한 반도체 메모리장치에서의 저항소자의 구조를 제공하는데 있다.An object of the present invention is to provide a structure of a resistance element in a semiconductor memory device that is easy to improve the degree of integration.
본 발명의 다른 목적은 면저항의 편차가 크지 않은 반도체 메모리장치에서의 저항소자의 구조를 제공하는데 있다.Another object of the present invention is to provide a structure of a resistance element in a semiconductor memory device in which the variation in sheet resistance is not large.
본 발명의 또 다른 목적은 상기한 목적 및 다른 목적을 달성하는데 있어서 그 적합한 반도체 메모리장치에서의 저항소자의 제조방법을 제공하는데 있다.A further object of the present invention is to provide a method for manufacturing a resistance element in a semiconductor memory device suitable for achieving the above and other objects.
상기 목적 및 다른 목적을 달성하기 위한 본 발명에 의한 반도체 메모리장치에서의 저항소자의 구조는, 반도체 메모리장치의 주변회로 영역에 형성된 저항소자가 셀 어레이 영역에 형성된 플레이트전극 물질로 형성되어 있는 것을 특징으로 한다.The structure of the resistance element in the semiconductor memory device according to the present invention for achieving the above and other objects is characterized in that the resistance element formed in the peripheral circuit region of the semiconductor memory device is formed of a plate electrode material formed in the cell array region. It is done.
본 발명에 의한 저항소자의 구조에 있어서, 상기 저항소자는 평평한 모양으로 형성되어 있는 것이 바람직하다.In the structure of the resistance element according to the present invention, the resistance element is preferably formed in a flat shape.
본 발명의 일 실시예에 의한 저항소자의 구조에 있어서, 상기 플레이트전극 물질은 다결정실리콘인 것이 바람직하다. 이때 상기 저항소자의 두께는 500Å-3,000Å 정도인 것이 바람직하다.In the structure of the resistance element according to an embodiment of the present invention, the plate electrode material is preferably polycrystalline silicon. At this time, the thickness of the resistance element is preferably about 500 ~ 3,000 Å.
본 발명의 다른 실시예에 의한 저항소자의 구조에 있어서, 상기 플레이트전극 물질은 티타늄 나이트라이드와 다결정실리콘이 적층되어 있는 것이 바람직하다. 이때 상기 저항소자에 있어서, 다결정실리콘의 두께는 500Å-3,000Å 정도이고, 티타늄 나이트라이드의 두께는 50Å-1,000Å 정도인 것이 바람직하다.In the structure of the resistance element according to another embodiment of the present invention, the plate electrode material is preferably a titanium nitride and polycrystalline silicon is laminated. At this time, in the resistance element, the thickness of the polysilicon is preferably about 500 kPa-3,000 kPa, and the thickness of the titanium nitride is about 50 kPa-1,000 kPa.
본 발명에 의한 저항소자의 구조에 있어서, 상기 반도체 메모리장치를 구성하는 비트라인은 다결정실리콘과 실리사이드가 적층된 구조로 형성되어 있는 것이 바람직하다.In the structure of the resistance element according to the present invention, it is preferable that the bit line constituting the semiconductor memory device is formed of a structure in which polycrystalline silicon and silicide are laminated.
상기 또 다른 목적을 달성하기 위한 본 발명에 의한 반도체 메모리장치에서의 저항소자의 제조방법은, 셀 어레이 영역 및 주변회로 영역 전면 상에 스토리지 전극을 부분적으로 형성하는 제1 공정; 주변회로 영역 상에 형성되어 있는 스토리지 전극만을 제거하는 제2 공정; 결과물 전면에 유전체막을 형성하는 제3공정; 상기 유전체막 상에 플레이트전극 물질을 형성하는 제4 공정; 상기 플레이트전극 물질 상에 식각방지층을 형성하는 제5 공정; 셀 어레이 영역 및 저항소자가 형성될 영역 이외의 영역 상에 형성되어 있는 상기 식각방지층을 제거하는 제6 공정; 및 남은 상기 식각방지층을 식각마스크로 하여 상기 플레이트전극 물질로 식각함으로써, 셀 어레이 영역에서의 플레이트 전극과, 주변회로 영역에서의 저항층을 동시에 형성하는 제7 공정을 포함하는 것이 바람직하다.According to another aspect of the present invention, there is provided a method of manufacturing a resistance device in a semiconductor memory device, the method including: forming a storage electrode partially on a cell array region and a front surface of a peripheral circuit region; A second process of removing only storage electrodes formed on the peripheral circuit region; Forming a dielectric film on the entire surface of the resultant material; A fourth step of forming a plate electrode material on the dielectric film; A fifth process of forming an etch stop layer on the plate electrode material; A sixth step of removing the etch stop layer formed on a region other than the region where the cell array region and the resistance element are to be formed; And etching the plate electrode material using the remaining etch stop layer as an etch mask, thereby simultaneously forming a plate electrode in the cell array region and a resistance layer in the peripheral circuit region.
본 발명에 의한 저항소자의 제조방법에 있어서, 상기 제1 공정 이전에, 셀 어레이 영역 및 주변회로 영역 전면에 형성되어 있는 층간절연층 상에, 실리콘 나이트라이드층 및 절연막을 차례대로 적층하는 공정을 추가하는 것이 바람직하다.In the method of manufacturing a resistance element according to the present invention, prior to the first step, a step of sequentially stacking a silicon nitride layer and an insulating film on the interlayer insulating layer formed on the entire surface of the cell array region and the peripheral circuit region is performed. It is desirable to add.
더욱 바람직하게는, 상기 제7공정 시·플레이트전극 물질 하부에 형성되어 있는 상기 유전체막, 절연막 및 실리콘 나이트라이드층도 함께 제거한다. 이때 상기 층간절연층은 그 표면이 평탄하도록 형성되는 것이 바람직하다.More preferably, the dielectric film, insulating film, and silicon nitride layer formed under the seventh process plate electrode material are also removed. In this case, the interlayer insulating layer is preferably formed to have a flat surface.
본 발명의 일 실시예에 의한 저항소자의 제조방법에 있어서, 상기 유전체막으로 질화막과 산화막이 적층된 것을 사용하는 것이 바람직하다. 더욱 바람직하게는, 상기 플레이트전극 물질로 다결정실리콘을 사용한다.In the method of manufacturing a resistance device according to an embodiment of the present invention, it is preferable to use a nitride film and an oxide film laminated as the dielectric film. More preferably, polycrystalline silicon is used as the plate electrode material.
본 발명의 다른 실시예에 의한 저항소자의 제조방법에 있어서, 상기 유전체막을 구성하는 물질로 오산화 탈탄늄(Ta2O5)을 사용하는 것이 바람직하다. 더욱 바람직하게는, 상기 플레이트전극 물질로 티타늄 나이트라이드와 다결정실리콘이 적층된 것을 사용한다.In the method of manufacturing a resistance device according to another embodiment of the present invention, it is preferable to use detanium pentoxide (Ta 2 O 5 ) as a material constituting the dielectric film. More preferably, titanium nitride and polycrystalline silicon are stacked as the plate electrode material.
따라서, 본 발명에 의한 반도체 메모리장치에서의 저항소자의 구조 및 그 제조방법에 의하면, 저항소자를 플레이트전극 물질로 형성함으로써, 첫째, 비트라인을 형성하는 물질, 즉 폴리사이드로 저항소자를 형성한 경우에 비해, 면저항값을 조절하는 것이 용이하기 때문에, 저항소자의 크기를 조절하는 것이 자유로워 집적도 향상이 용이하다. 둘째, 평탄하게 저항소자를 형성할 수 있기 때문에, 큰 면저항 편차에 의한 저항값의 불안정성 문제를 해결할 수 있다. 셋째, 저항소자 상에 접촉창을 형성하기가 용이하다.Therefore, according to the structure of the resistive element and the manufacturing method thereof in the semiconductor memory device according to the present invention, first, by forming the resistive element with a plate electrode material, first, a resistive element is formed of a material for forming a bit line, that is, polyside In comparison with the case, since it is easy to adjust the sheet resistance value, it is free to adjust the size of the resistance element, so that the degree of integration is easily improved. Second, since the resistance element can be formed flat, the problem of instability of the resistance value due to large sheet resistance variation can be solved. Third, it is easy to form a contact window on the resistance element.
이하, 첨부된 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다. 계속해서 소개하는 도면들에 있어서, 상기 제1a도 내지 제2b도에서 설명한 도면부호와 동일한 도면부호는 동일 부분을 나타낸다.Hereinafter, with reference to the accompanying drawings, it will be described in more detail the present invention. In the figures introduced hereafter, the same reference numerals as those described in FIGS. 1A to 2B denote the same parts.
제3a도 및 제3b도는 본 발명의 방법에 의해 형성된 DRAM 장치의 저항소자의 구조를 도시한 것으로서, 저항소자를 플레이트전극 물질로 구성한 경우의 단면도들이다. 이때, 상기 제3a도는 셀 어레이부의 일부를 도시한 것이고, 제3b도는 주변회로부의 일부를 도시한 것이다.3A and 3B show the structure of a resistive element of a DRAM device formed by the method of the present invention, which are sectional views when the resistive element is made of a plate electrode material. 3A illustrates a portion of the cell array unit, and FIG. 3B illustrates a portion of the peripheral circuit unit.
도면부호 36은 유전체막을, 38은 플레이트전극을, 44은 층간절연층을, 46은 금속층을, 100은 셀 커패시터를 그리고 102는 저항소자를 나타낸다.Reference numeral 36 denotes a dielectric film, 38 a plate electrode, 44 an interlayer insulating layer, 46 a metal layer, 100 a cell capacitor, and 102 a resistance element.
저항소자(102)는 셀 커패시터(100)을 구성하는 플레이트전극 물질로 형성되어 있고, 셀 커패시터(100)는 원통형과 같은 입체구조로 형성되어 있으나, 저항소자(102)는, 절연층(26) 등에 의해, 그 표면이 평탄하게 형성되어 있으며, 금속층(46)은 저항소자(102) 상에 형성된 접촉창을 통해 상기 저항소자(102)와 접속하고 있다.The resistor element 102 is formed of a plate electrode material constituting the cell capacitor 100, and the cell capacitor 100 is formed in a three-dimensional structure such as a cylindrical shape. However, the resistor element 102 includes an insulating layer 26. Etc., the surface is formed flat, and the metal layer 46 is connected to the resistance element 102 through a contact window formed on the resistance element 102.
이때, 상기 플레이트전극 물질로 다결정실리콘을 사용할 경우엔, 상기 저항소자의 두께는 500Å-3,000Å 정도이고, 상기 플레이트전극 물질로 티타늄 나이트라이드와 다결정실리콘이 적층되어 있는 것을 사용할 경우엔, 저항소자를 구성하는 물질층 중, 상기 다결정실리콘의 두께는 500Å-3,000Å 정도이고, 티타늄 나이트라이드의 두께는 500Å-3,000Å 정도이다.In this case, when the polysilicon is used as the plate electrode material, the thickness of the resistive element is about 500 kV to about 3,000 mV, and when the titanium nitride and the polycrystalline silicon are used as the plate electrode material, the resistive element is used. Among the constituent material layers, the polysilicon has a thickness of about 500 kPa-3,000 kPa and the thickness of titanium nitride is about 500 kPa-3,000 kPa.
상기 제3a도에 도시되어 있지는 않으나, 비트라인은 제2 패드층(24)와 연결되어 있으며, 통상 폴리사이드 구조로 형성되어 있다.Although not shown in FIG. 3A, the bit line is connected to the second pad layer 24 and is generally formed of a polyside structure.
제4a도 내지 제4c도는 본 발명에 의한 DRAM 장치의 제조방법을 설명하기 위해 도시된 단면도들로서, 셀 어레이부의 일부를 도시한 것이다.4A through 4C are cross-sectional views illustrating a method of manufacturing a DRAM device according to the present invention, and illustrate a part of a cell array unit.
제5a도 내지 제5c도는 본 발명에 의한 저항소자 형성방법을 설명하기 위해 도시된 단면도들로서, 주변회로부의 일부를 도시한 것이다.5A to 5C are cross-sectional views illustrating a method of forming a resistance element according to the present invention, and illustrate a portion of a peripheral circuit part.
상기 제4a도 내지 제4c도 및 제5a도 내지 제5c도를 참조하여, 본 발명에 의한 저항소자의 제조방법을 설명하고자 한다.A method of manufacturing a resistance device according to the present invention will be described with reference to FIGS. 4A to 4C and 5A to 5C.
먼저, 제4a도 및 제5a도는 스토리지 전극(34)을 형성한 후, 결과물 전면에 유전체막(36)과 플레이트전극 형성 물질층(37)을 형성하는 공정을 도시한 것으로서, 이는 통상의 방법으로, 상기 제2a도 및 제2b도에서 도시된 바와 같이, 스토리지 전극(34 및 제2b도의 참조부호 35)까지를 셀 어레이부 및 주변회로부 전체에 형성하는 제1 공정, 주변회로부에 형성된 스토리지전극 (엄격하게 말하면, 더미 (dummy) 스토리지전극) (제2b도의 참조부호 35)을 제거하는 제2 공정, 결과물 전면에 고유전물질을 도포하여 유전체막(36)을 형성하는 제3 공정 및 상기 유전체막 상에 도전물질을 증착하여 플레이트전극 형성 물질층(37)을 형성하는 제4 공정으로 진행된다.First, FIGS. 4A and 5A illustrate a process of forming the storage electrode 34 and then forming the dielectric film 36 and the plate electrode forming material layer 37 on the entire surface of the resultant material. As shown in FIGS. 2A and 2B, the first process of forming the storage electrodes 34 and 35 in FIGS. 2B and 2B on the entire cell array unit and the peripheral circuit unit, and the storage electrode formed in the peripheral circuit unit ( Strictly speaking, the second process of removing the dummy storage electrode (reference 35 in FIG. 2b), the third process of applying the high dielectric material on the entire surface of the resultant to form the dielectric film 36 and the dielectric film A fourth process is performed to deposit the conductive material on the plate electrode forming material layer 37.
이때, 비트라인 (도시되지 않음, 제1a도의 도면부호 28 참조)은 다결정실리콘 상에 실리사이드를 적층하여 형성되어 있다.At this time, a bit line (not shown, see reference numeral 28 in FIG. 1A) is formed by stacking silicide on polycrystalline silicon.
유전체막(36)을 질화막과 산화막을 적층한 구조 (즉 NO 구조)로 형성할 경우엔, 상기 도전물질로 다결정실리콘을 사용하고, 유전체막(36)을 오산화탈타늄 (Ta2O5)으로 형성할 경우엔, 상기 도전물질로 티타늄 나이트라이드와 다결정실리콘을 적층한 것을 사용한다.In the case where the dielectric film 36 is formed of a structure in which a nitride film and an oxide film are stacked (that is, a NO structure), polycrystalline silicon is used as the conductive material, and the dielectric film 36 is made of talthanum pentoxide (Ta 2 O 5 ). When forming, a laminate of titanium nitride and polycrystalline silicon is used as the conductive material.
이때, 전자의 경우엔, 플레이트전극 형성 물질층(37)은 약 500Å-3,000Å 정도의 두께로 형성됨이 바람직하고, 후자의 경우엔, 상기 플레이트전극과 형성 물질층(37)을 구성하는 물질 중, 티타늄 나이트라이드는 50Å-1,000Å 정도의 두께로 증착되고, 다결정실리콘은 500Å-3,000Å 정도의 두께로 증착되는 것이 바람직하다.At this time, in the case of the former, the plate electrode forming material layer 37 is preferably formed to a thickness of about 500 ~ 3,000Å, in the latter case, of the materials constituting the plate electrode and the forming material layer 37 Titanium nitride is deposited to a thickness of about 50 kPa-1,000 kPa, and polysilicon is preferably deposited to a thickness of about 500 kPa-3,000 kPa.
제4b도 및 제5b도는 저항소자(102)를 형성하는 공정을 도시한 것으로서, 이는 플레이트전극 형성 물질층이 형성되어 있는 결과물 전면에, 예컨대 포토레지스터와 같은 감광막을 도포하는 제1 공정, 셀 어레이 영역 및 저항소자가 형성될 영역을 제외한 모든 영역에 도포되어 있는 감광막을 제거하여 저항소자 형성을 위한 포토레지스터 패턴(40)을 형성하는 제2 공정 및 상기 포토레지스터 패턴을 식각마스크로 하여 플레이트전극 형성 물질층 (제4a도 및 제5a도의 도면부호 37), 유전체막(36), 절연층(32) 및 식각저지층(30)을 차례대로 식각하여 저항소자(102)를 형성하는 제3 공정으로 진행된다.4B and 5B show a process of forming the resistance element 102, which is a first process of applying a photoresist film such as a photoresist onto the entire surface of the plate electrode forming material layer, for example, a cell array. A second process of forming a photoresist pattern 40 for forming a resistance element by removing the photoresist film applied to all regions except the region where the region and the resistance element are to be formed, and forming the plate electrode using the photoresist pattern as an etch mask. In the third process, the material layer (reference numeral 37 of FIGS. 4A and 5A), the dielectric film 36, the insulating layer 32, and the etch stop layer 30 are sequentially etched to form the resistance element 102. Proceed.
상기 제3 공정 후, 셀 어레이부에 남게 되는 플레이트전극과 형성물질층은 플레이트전극(38)이 된다. 따라서, 셀 커패시터(100)는 단위 셀에 한정된 스토리지전극(34), 셀 어레이부에 한정된 유전체막(36) 및 셀 어레이부에 한정된 플레이트전극(38)으로 구성된다.After the third process, the plate electrode and the forming material layer remaining in the cell array portion become the plate electrode 38. Accordingly, the cell capacitor 100 includes a storage electrode 34 limited to a unit cell, a dielectric film 36 limited to a cell array unit, and a plate electrode 38 limited to a cell array unit.
제4c도 및 제5c도는 금속층(46)을 형성하는 공정을 도시한 것으로서, 이는 셀 커패시터(100) 및 저항소자(102)가 형성되어 있는 결과물 상에, 예컨대 산화막이나 BPSG(Boro-Phosphorus Silicate Glass)와 같은 절연물질을 도포하여 층간절연층(44)를 형성하는 제1 공정, 저항소자(102) 상의 상기 층간절연층을 부분적으로 식각하여 접촉창을 형성하는 제2 공정, 결과물 전면에, 예컨대 알루미늄과 같은 도전물질을 증착하는 제3 공정 및 상기 도전물질을 패터닝하여 금속층(46)을 형성하는 제4 공정으로 진행된다.4c and 5c illustrate a process of forming the metal layer 46, which is formed on the resultant on which the cell capacitor 100 and the resistance element 102 are formed, for example, an oxide film or BPSG (Boro-Phosphorus Silicate Glass). A first step of forming an interlayer insulating layer 44 by applying an insulating material such as a), a second step of partially etching the interlayer insulating layer on the resistance element 102 to form a contact window, for example, on the entire surface of the resultant. A third process of depositing a conductive material such as aluminum and a fourth process of forming the metal layer 46 by patterning the conductive material are performed.
상기 저항소자(102)는 다결정실리콘에 도우프되는 불순물의 농도에 따라 면저항값이 달라지므로, 다결정실리콘에 도우프되는 불순물의 농도에 따라, 상기 저항소자의 크기를 변화시킬 수 있다.Since the resistance value of the resistance element 102 varies according to the concentration of impurities doped in the polysilicon, the size of the resistance element may be changed according to the concentration of the impurities doped in the polysilicon.
또한, 상기 저항소자는 그 표면이 평탄하므로, 접촉창을 용이하게 형성할 수 있다. 종래 다른 방법에서는, 저항소자 (제2b도의 도면부호 35 참조)가 입체구조로 형성되기 때문에, 이 저항소자 상에 접촉창을 형성하는 것이 불가능하였다.In addition, since the surface of the resistance element is flat, the contact window can be easily formed. In another conventional method, since the resistive element (refer to reference numeral 35 in FIG. 2B) is formed in a three-dimensional structure, it was impossible to form a contact window on the resistive element.
따라서, 본 발명에 의한 반도체 메모리장치에서의 저항소자의 구조 및 그 제조방법에 의하면, 첫째, 상기 저항소자(102)는 층간절연층(26)에 의해 그 표면이 평탄하게 형성되므로 (저항소자로 더미 스토리지전극을 사용한 종래 다른 방법에 (제2b도 참조) 비해), 큰 면저항 편차로부터 기인하는 저항값의 불안정한 문제를 해결할 수 있고, 둘째, 플레이트전극 형성 물질층에 도우프되는 불순물의 농도로 저항소자의 면저항값을 변화시킬 수 있으므로, 저항소자의 크기를 조절할 수 있으며, (불순물 농도가 적은 경우, 면저항이 적어지므로, 저항소자의 크기 또한 작아진다)Therefore, according to the structure of the resistive element and the manufacturing method thereof in the semiconductor memory device according to the present invention, first, since the surface of the resistive element 102 is formed flat by the interlayer insulating layer 26 (as a resistive element) Compared to other conventional methods using a dummy storage electrode (see also FIG. 2b), it is possible to solve the instability of the resistance value resulting from the large sheet resistance variation, and secondly, to the concentration of impurities doped in the plate electrode forming material layer. Since the sheet resistance of the element can be changed, the size of the resistive element can be adjusted. (If the impurity concentration is small, the sheet resistance is small, so the size of the resistive element is also small.)
셋째, 저항소자의 표면이 거의 평탄하여 저항소자 상에 접촉창을 형성하는 것이 용이하다.Third, it is easy to form a contact window on the resistance element because the surface of the resistance element is almost flat.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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| KR1019940035979A KR0165307B1 (en) | 1994-12-22 | 1994-12-22 | Semiconductor memory device having resistanee device & its fabrication method |
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| KR960026828A KR960026828A (en) | 1996-07-22 |
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Cited By (1)
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|---|---|---|---|---|
| KR19980060512A (en) * | 1996-12-31 | 1998-10-07 | 김영환 | Capacitor Manufacturing Method of Semiconductor Device |
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1994
- 1994-12-22 KR KR1019940035979A patent/KR0165307B1/en not_active IP Right Cessation
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| KR960026828A (en) | 1996-07-22 |
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