KR0161487B1

KR0161487B1 - Memory control circuit

Info

Publication number: KR0161487B1
Application number: KR1019950066878A
Authority: KR
Inventors: 이형종
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-12-29
Filing date: 1995-12-29
Publication date: 1999-01-15
Also published as: KR970049578A

Abstract

본 발명은 여러 가지 타입의 메모리를 동시에 컨트롤하는 메모리 컨트롤 신호를 발생하여 소프트웨어적으로 메모리의 타입을 설정할 수 있는 메모리 컨트롤 회로에 관한 것으로서, 기본적인 메모리 컨트롤 신호를 발생시키는 메모리 컨트롤 신호 발생부;, 상위 두 비트의 어드레스 신호를 디코드하여 출력시키는 디코더;, 해당 메모리의 타입을 결정하는 제1멀티플렉서; 및 상기 메모리 컨트롤 신호 발생부로부터 출력된 신호를 상기 디코더와 상기 제1멀티플렉서로부터 출력되는 선택신호의 조합에 의해 해당된 메모리를 선택하는 소정의 개수인 제2멀티플렉서들을 포함한다.The present invention relates to a memory control circuit that can generate a memory control signal for controlling various types of memory at the same time to set the type of memory in software, the memory control signal generator for generating a basic memory control signal; A decoder for decoding and outputting two bits of the address signal, A first multiplexer for determining the type of the memory; And second multiplexers having a predetermined number of selecting a memory corresponding to a signal output from the memory control signal generator by a combination of a selection signal output from the decoder and the first multiplexer.

따라서, 상술한 바와 같이 본 발명에 따른 메모리 컨트롤 회로는 메모리를 필요로 하는 마이크로프로세서 등의 디바이스에서 여러 가지 메모리 타입의 컨트롤 신호를 동시에 발생시킴으로써, 입출력신호를 자동으로 생성하기 때문에 활용범위가 큰 효과를 갖는다.Therefore, as described above, the memory control circuit according to the present invention generates a control signal of various memory types at the same time in a device such as a microprocessor that requires a memory, thereby generating an input and output signal automatically, the effect of having a large range of applications Has

Description

Memory control circuit

제1도는 본 발명에 따른 메모리 컨트롤 회로의 개략도이다.1 is a schematic diagram of a memory control circuit according to the present invention.

제2도는 본 발명에 따른 메모리 컨트롤 회로의 상세도이다.2 is a detailed view of the memory control circuit according to the present invention.

본 발명은 메모리 컨트롤 회로에 관한 것으로서, 더욱 상세하게는 여러 가지 타입의 메모리를 동시에 컨트롤하는 메모리 컨트롤 신호를 발생하여 소프트웨어적으로 메모리의 타입을 설정할 수 있는 메모리 컨트롤 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory control circuit, and more particularly, to a memory control circuit capable of generating a memory control signal for simultaneously controlling various types of memories and setting the type of memory in software.

일반적으로 메모리를 필요로 하는 마이크로프로세서 등의 디바이스에서는 연결해야 할 메모리의 형태 즉, 롬(ROM), 디램(DRAM) 및 에스램(SRAM) 등과 이 메모리의 크기에 따라 메모리의 컨트롤러가 각각 다르게 동작해야 한다.In general, in a device such as a microprocessor that requires a memory, the controller of the memory operates differently depending on the type of memory to be connected, that is, the ROM, the DRAM, the SRAM, and the size of the memory. Should be.

따라서, 하나의 디바이스에 여러 가지 형태의 메모리를 연결하려면 각각에 맞는 별도의 컨트롤러가 필요하게 되고, 보드 상에서는 점퍼 등을 이용하여 컨트롤러에 대한 설정을 해주어야 하는 불편함이 있다.Therefore, in order to connect various types of memory to one device, a separate controller for each device is required, and there is an inconvenience of configuring the controller using jumpers on the board.

본 발명은 상술한 문제점을 해결하기 위해 창출된 것으로서, 여러 가지 형태의 메모리를 동시에 컨트롤하는 메모리 컨트롤 신호를 발생시켜, 발생된 메모리 컨트롤 신호에 의해 소프트웨어적으로 메모리의 타입을 결정할 수 있는 메모리 컨트롤 회로를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and generates a memory control signal that simultaneously controls various types of memories, and allows a memory control circuit to determine the type of memory in software based on the generated memory control signal. To provide that purpose.

상기의 목적을 달성하는 본 발명에 따른 여러 가지 메모리 타입을 컨트롤하는 메모리 컨트롤 회로는A memory control circuit for controlling various memory types according to the present invention for achieving the above object is

기본적인 메모리 컨트롤 신호를 발생시키는 메모리 컨트롤 신호 발생부;A memory control signal generator for generating a basic memory control signal;

상위 두 비트의 어드레스 신호를 디코드하여 출력시키는 디코더;A decoder for decoding and outputting the upper two bits of the address signal;

해당 메모리의 타입을 결정하는 제1멀티플렉서; 및A first multiplexer for determining the type of the memory; And

상기 메모리 컨트롤 신호 발생부로부터 출력된 신호를 상기 디코더와 상기 제1멀티플렉서로부터 출력되는 선택신호의 조합에 의해 해당된 메모리를 선택하는 소정의 개수인 제2멀티플렉들을 포함하는 것을 특징으로 한다.And a plurality of second multiplexes for selecting a corresponding memory by a combination of a signal output from the memory control signal generator and a selection signal output from the decoder and the first multiplexer.

본 발명에 있어서, 상기 디코더는 어드레스 비트의 조합에 의해 메모리 뱅크를 선택하는 것을 특징으로 한다.In the present invention, the decoder selects a memory bank by a combination of address bits.

본 발명에 있어서, 상기 제1멀티플렉서는 상위 두 비트의 어드레스 신호의 조합에 의해 메모리의 타입을 결정하는 것을 특징으로 한다.In the present invention, the first multiplexer is characterized in that the type of the memory is determined by the combination of the address signal of the upper two bits.

이하 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 메모리 컨트롤 회로의 개략도로서, 이 메모리 컨트롤 회로는 크게 기본적인 메모리 컨트롤 신호를 생성하는 내부 메모리 컨트롤 신호 발생부(10)와, 생성된 메모리 컨트롤 신호를 현재의 메모리 타입에 맞게 선택적으로 출력시키는 멀티플렉서(16)으로 나눌 수 있다.1 is a schematic diagram of a memory control circuit according to the present invention, which includes an internal memory control signal generator 10 for generating a basic memory control signal and a generated memory control signal for a current memory type. It can be divided into a multiplexer 16 for selectively outputting.

또한, 디코더(12) 및 멀티플렉서(14)는 두비트의 상위 어드레스 신호와 메모리의 타입을 결정하는 MCFG 신호의 조합에 의해 각각 해당된 메모리의 타입을 결정하도록 선택신호를 발생하여 다수개의 멀티플렉서(16)에 입력시킨다.In addition, the decoder 12 and the multiplexer 14 generate a selection signal to determine the type of the memory, respectively, by a combination of the two-bit upper address signal and the MCFG signal that determines the type of memory. ).

또한, 지원하는 메모리의 뱅크 수는 구현하는 회로에 따라서 제한없이 많이 사용할 수 있지만, 본 발명에서는 네 개의 메모리 뱅크를 사용하는 예로 들어 설명한다.In addition, although the number of banks of the supported memory can be used without any limitation depending on the circuit to be implemented, the present invention will be described using four memory banks as an example.

따라서 프로세서가 선택하는 메모리 어드레스의 상위 두 비트인 ADDR23:22로부터 네 개의 뱅크 중 하나의 뱅크를 선택하는 것은 다음에 도시된 표 1과 같다.Thus, selecting one of the four banks from ADDR23: 22, the upper two bits of the memory address selected by the processor, is shown in Table 1 below.

그리고, 나머지 하위 어드레스 비트인 ADDR21:0이 각 뱅크의 메모리 어드레스단자와 연결된다.The remaining lower address bits, ADDR21: 0, are connected to the memory address terminals of each bank.

또한, 메모리 컨피겨레이션(Memory configuration ; 이하 MCFG라 한다)3:0은 네 개의 뱅크의 메모리 타입을 갖고 있어, 프로세서의 특정 레지스터의 값이면, 메모리의 타입을 소프트웨어적으로 지정할 수 있고, 혹은 보드 상의 점퍼로 연결함으로써 지정할 수 있다.In addition, the memory configuration (hereinafter referred to as MCFG) 3: 0 has four banks of memory types, and if the value of a specific register of the processor, the memory type can be software-specified or board. Can be specified by connecting jumpers on the top.

MCFG의 한 비트 값이 0이면, 해당 뱅크의 메모리 타입은 롬(ROM)이나 에스램(SRAM)을 지정하고, MCFG의 한 비트 값이 1이면, 해당 뱅크의 메모리 타입은 디램(DRAM)을 지정한다.If one bit value of MCFG is 0, the memory type of the bank specifies ROM or SRAM. If one bit value of MCFG is 1, the memory type of the bank specifies DRAM. do.

디램(DRAM)이 지정된 경우에는 해당 뱅크에 따라, 카스0(Column address signal : 이하 CAS라 한다) 내지 카스3(CAS3)과 라스(Row address signal : 이하 RAS)가 각각 디램(DRAM)의 카스와 라스 단자에 연결되고, 롬(ROM)이나 에스램(SRAM)이 지정된 경우는 카스0 내지 카스3이 칩선택신호(Chip select)에 연결되며, 라스는 사용되지 않는다.If DRAM is specified, Cass 0 (Column address signal: CAS) and CAS (Row address signal: RAS), respectively, are assigned to the casing of DRAM according to the bank. When a ROM or SRAM is specified, cas 0 through cas 3 are connected to a chip select signal, and lath is not used.

즉, 본 발명은 MCFG3:0에 지정된 메모리의 타입에 의해 각각의 뱅크에 알맞은 메모리 입출력 신호를 발생시켜 주는 것이다.That is, according to the present invention, a memory input / output signal suitable for each bank is generated by the memory type specified in MCFG3: 0.

내부 메모리 컨트롤 신호 발생부(200)에서는 리셋신호(RSTL)와 클럭신호(OSC)만을 입력하여 메모리 컨트롤 신호를 발생시킨다.The internal memory control signal generator 200 inputs only the reset signal RSTL and the clock signal OSC to generate a memory control signal.

내부 메모리 컨트롤 신호 발생부(20)로부터 출력되는 아이카스신호(ICAS)와 아이라스신호(IRAS)는 내부적으로 발생된 라스신호와 카스신호를 의미하고, RCAS신호와 RRAS신호는 디램(DRAM)의 리프레쉬 신호로서, ras-before-cas 리프레쉬 신호를 발생시키는데, 이 신호에 의해 디램(DRAM)을 리프레쉬할 때는 어드레스를 순차적으로 증가시켜 주는 별도의 회로가 필요없기 때문에 회로의 면적을 줄일 수 있다.The IKAs signal IICA and the IRAS signal IRAS output from the internal memory control signal generator 20 mean the Lars signal and the CAS signal generated internally, and the RCAS signal and the RRAS signal correspond to the DRAM. As a refresh signal, a ras-before-cas refresh signal is generated. When the DRAM is refreshed by this signal, the circuit area can be reduced because a separate circuit that sequentially increases addresses is not required.

메모리 입출력신호와 리프레쉬 신호는 대부분의 업계에서 표준화되어 이 회로의 상세한 설명은 본 발명과 직접적인 관계가 없으므로 생략한다.The memory input / output signal and the refresh signal are standardized in most industries, and thus the detailed description of this circuit is omitted since it is not directly related to the present invention.

내부 메모리 컨트롤 신호 발생부(200)에서 기본적으로 생성된 메모리 컨트롤 신호들은 현재의 메모리 타입을 결정하는 MCFG3:0신호와 메모리 어드레스 신호(ADDR 23:22)를 참조하여 네 개의 뱅크를 컨트롤하는 출력인 카스0 내지 카스3으로 보내지게 된다.The memory control signals generated by the internal memory control signal generator 200 are outputs for controlling four banks by referring to the MCFG3: 0 signal and the memory address signal ADDR 23:22, which determine the current memory type. It will be sent to Cas 0 to Cas 3.

또한, 디코더(210)와 멀티플렉서(220)의 기능에 대해 살펴보면 다음과 같다.In addition, the functions of the decoder 210 and the multiplexer 220 will be described below.

디코더(210)의 입력은 메모리 어드레스 버스의 상위 두 비트(ADDR23:22)에 연결되고, 출력(YN0 내지 YN3)은 각각 메모리 뱅크의 S1단자에 대응되게 연결된다.The input of the decoder 210 is connected to the upper two bits ADDR23: 22 of the memory address bus, and the outputs YN0 to YN3 are respectively connected corresponding to the S1 terminal of the memory bank.

이 디코더의 출력(YN0 내지 YN3)중 현재 어드레스가 선택된 뱅크에 해당되는 비트는 0이고, 선택되지 않는 나머지 뱅크에 해당되는 비트는 1이다. 즉, 현재 선택된 뱅크를 디코드한 값이다.Among the outputs YN0 to YN3 of this decoder, the bit corresponding to the bank in which the current address is selected is 0, and the bit corresponding to the remaining banks not selected is 1. That is, it is a value obtained by decoding the currently selected bank.

또한, 멀티플렉서(220)의 입력(D0 내지 D3)은 각 뱅크의 메모리 타입을 결정하는 MCFG3:0신호와 연결되고, 셀렉트 입력 신호 S0와 S1은 어드레스 버스의 상위 두 비트(ADDR22:23)에 의해 결정되어 있기 때문에 이 멀티플렉서(220)의 출력은 현재 선택된 뱅크의 메모리 타입이 된다. 즉, 디램(DRAM)이면 0이고, 롬(ROM)이나 에스램(SRAM)이면 1이 된다.In addition, the inputs D0 to D3 of the multiplexer 220 are connected to the MCFG3: 0 signal which determines the memory type of each bank, and the select input signals S0 and S1 are connected by the upper two bits (ADDR22: 23) of the address bus. As determined, the output of this multiplexer 220 is the memory type of the currently selected bank. That is, it is 0 for DRAM and 1 for ROM or SRAM.

이 디코더(210)와 멀티플렉서(220)의 출력들은 다시 각 뱅크마다 하나씩 마련된 멀티플렉서(230, 240, 250, 260)의 셀렉트 입력에 연결된다.The outputs of the decoder 210 and the multiplexer 220 are again connected to select inputs of the multiplexers 230, 240, 250, and 260 provided for each bank.

즉, 멀티플렉서(220)의 출력은 각 뱅크의 S0단자에 공통적으로 연결되고, 디코더(210)의 출력단(YN0 내지 YN3)은 각각 멀티플렉서(230, 240, 250, 260)에 대응되도록 연결된다.That is, the output of the multiplexer 220 is commonly connected to the S0 terminal of each bank, and the output terminals YN0 to YN3 of the decoder 210 are connected to correspond to the multiplexers 230, 240, 250, and 260, respectively.

이 네 개의 멀티플렉서(230, 240, 250, 260)의 기능은 동일하며, 셀렉트 입력신호에 따라, 입력되는 적당한 메모리 컨트롤 신호를 선택하게 된다.The functions of the four multiplexers 230, 240, 250, and 260 are the same, and according to the select input signal, an appropriate memory control signal to be input is selected.

즉, 이 멀티플렉서(230, 240, 250, 260)에 입력되는 신호 중 RCAS신호는 MCFG와 낸드(NAND)연산을 통해 입력되고, 그 나머지의 신호들(ICAS, ICS)은 직접 연결된다.That is, the RCAS signal among the signals input to the multiplexers 230, 240, 250, and 260 is input through the MCFG and the NAND operation, and the remaining signals (ICAS and ICS) are directly connected.

또한, 멀티플렉서(270)는 입력신호인 IRAS 및 RRAS를 선택하여 출력시킨다.In addition, the multiplexer 270 selects and outputs input signals IRAS and RRAS.

각 멀티플렉서(230, 240, 250, 260, 270)의 셀렉트 입력신호인 S0는 멀티플렉서(220)의 출력이므로 현재 선택된 메모리의 타입이 0이면 디램(DRAM)이 설정되고, 현재 선택된 메모리의 타입이 1이면 롬(ROM)이나 에스램(SRAM)이 설정된다.Since the select input signal S0 of each of the multiplexers 230, 240, 250, 260, and 270 is an output of the multiplexer 220, a DRAM is set when the type of the currently selected memory is 0, and the type of the currently selected memory is 1. In this case, ROM or SRAM is set.

또한, 각 멀티플렉서(230, 240, 250, 260)의 셀렉트 입력신호 S1은 어느 뱅크가 선택되어졌는지를 의미하는 디코더(210)의 출력과 연결되어 있으므로 이 입력신호 S1이 0이면 해당 뱅크가 선택된 것이고, S1이 1이면 다른 뱅크가 선택되었음을 의미한다.In addition, since the select input signal S1 of each of the multiplexers 230, 240, 250, and 260 is connected to the output of the decoder 210 indicating which bank is selected, if the input signal S1 is 0, the corresponding bank is selected. If S1 is 1, another bank is selected.

즉, 네 개의 멀티플렉서(230, 240, 250, 260)중에서 한 순간에는 하나의 S1만 1이고 나머지 뱅크들은 모두 0이 된다.In other words, one of the four multiplexers 230, 240, 250, and 260 is one at a time and all other banks are zero.

두 비트의 셀렉트 입력(S0, S1)으로부터 네가지의 경우가 발생한다. 발생된 경우를 한 뱅크의 입장에서 보면, 현재의 어드레스가 자신을 선택했는지의 여부와 현재 선택된 메모리의 타입이 0 혹은 1인지의 정보를 얻게 되는 것이다.Four cases occur from the two bit select inputs S0 and S1. From a bank's point of view, information about whether the current address has selected itself and whether the type of the currently selected memory is 0 or 1 is obtained.

이것을 정리하면 표 2와 같다.This is summarized in Table 2.

상기 표 2에서 보는 바와 같이 셀렉트 값이 0이면, 디램(DRAM)인 뱅크를 참조하는 경우이므로 내부 메모리 컨트롤 신호발생부(200)에서 출력된 카스신호인 아이카스(ICAS)를 출력시키고, 셀렉트 값이 1이면, 에스램(SRAM)이나 롬(ROM)인 해당 뱅크를 참조하는 것이므로 칩셀렉트 신호를 출력시키고, 셀렉트 값이 10이면 디램(DRAM)인 다른 뱅크를 참조하는 것이므로 1을 출력시켜 해당 뱅크를 디제이블시킨다.As shown in Table 2, when the select value is 0, since the bank refers to a DRAM, the IAS, which is a cas signal output from the internal memory control signal generator 200, is output. If it is 1, it refers to the corresponding bank which is SRAM or ROM and outputs the chip select signal. If the select value is 10, it refers to the other bank which is DRAM, so it outputs 1 to output the corresponding bank. Disable.

또한, 셀렉트 값이 11이면 에스램(SRAM) 혹은 롬(ROM)인 다른 뱅크를 참조하는 것이므로 이 경우는 해당 뱅크의 메모리 타입이 디램(DRAM)이면 리프레쉬 신호를 출력시키고, 아니면, 1을 출력시켜 디제이블시킨다.If the select value is 11, it refers to another bank that is SRAM or ROM. In this case, if the memory type of the bank is DRAM, a refresh signal is outputted. Disable.

또한, 라스를 출력하는 경우는 디램(DRAM)에만 사용하므로 멀티플렉서(220)의 출력이 0이면 즉, 디램(DRAM)이면, IRAS를 출력시키고, 1이면 리프레쉬용 라스신호인 RRAS신호를 출력시키므로써, RCAS신호와 함께 정상적인 리프레쉬가 일어난다.In addition, since the lath is used only for the DRAM, if the output of the multiplexer 220 is 0, that is, the DRAM, the IRAS is output. If the lath is output, the RRAS signal, which is the refresh signal for refreshing, is output. The normal refresh occurs with the RCAS signal.

상술한 바와 같이 본 발명에 따른 메모리 컨트롤 회로는 메모리를 필요로 하는 마이크로프로세서 등의 디바이스에서 여러 가지 메모리 타입의 컨트롤 신호를 동시에 발생시킴으로써, 입출력신호를 자동으로 생성하기 때문에 활용범위가 큰 효과를 갖는다.As described above, the memory control circuit according to the present invention generates an input / output signal automatically by simultaneously generating control signals of various memory types in a device such as a microprocessor requiring a memory, and thus has a large application range. .

Claims

A memory control circuit for controlling various memory types, comprising: a memory control signal generator for generating a basic memory control signal; A decoder for decoding and outputting the upper two bits of the address signal; A first multiplexer for determining the type of the memory; And a second multiplexer having a predetermined number of selecting a memory corresponding to a signal output from the memory control signal generator by a combination of a selection signal output from the decoder and the first multiplexer. Circuit.

2. The memory control circuit of claim 1 wherein the decoder selects a memory bank by a combination of address bits.

The memory control circuit of claim 1, wherein the first multiplexer determines the type of memory by a combination of address signals of two upper bits.