KR0157343B1 - High voltage switching circuit for semiconductor memory - Google Patents
High voltage switching circuit for semiconductor memory Download PDFInfo
- Publication number
- KR0157343B1 KR0157343B1 KR1019950015226A KR19950015226A KR0157343B1 KR 0157343 B1 KR0157343 B1 KR 0157343B1 KR 1019950015226 A KR1019950015226 A KR 1019950015226A KR 19950015226 A KR19950015226 A KR 19950015226A KR 0157343 B1 KR0157343 B1 KR 0157343B1
- Authority
- KR
- South Korea
- Prior art keywords
- high voltage
- voltage
- switch circuit
- gate
- transistor
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야; 반도체 메모리에 관한 것으로 특히 고전압 스위치 회로에 관한 것이다.1. the technical field to which the invention described in the claims belongs; It relates to a semiconductor memory, and more particularly to a high voltage switch circuit.
2. 발명이 해결하려고 하는 기술적 과제; 낮은 전압에서도 동작할 수 있는 고전압 스위치 회로를 제공한다.2. The technical problem to be solved by the invention; It provides a high voltage switch circuit that can operate at low voltages.
3. 발명의 해결방법의 요지; 인가되는 입력 신호에 대응하여 출력전압을 발생하는 구동 신호 입력부와, 제어신호에 따라 펌핑 동작을 하는 펌프 캐패시터를 가지며 구동신호 입력부의 출력에 따라 출력 노드를 고전압으로 상승시키는 차아지 펌프 회로와, 상기 출력 노드의 고전압이 구동신호 입력부로 역류됨을 차단하는 차단부로 이루어진 차아지 펌프 회로내에 게이트 브레이크다운 발생을 막기 위해 공핍형 엔모오스 트랜지스터를 추가한 고전압 스위치 회로를 구비한다.3. Summary of the Solution of the Invention; A charge pump circuit having a drive signal input unit for generating an output voltage in response to an applied input signal, a pump capacitor for pumping according to a control signal, and for raising an output node to a high voltage according to the output of the drive signal input unit; A high voltage switch circuit including a depletion type EnMOS transistor is included in the charge pump circuit including a blocking unit for preventing the high voltage of the output node from flowing back to the driving signal input unit.
4. 발명의 중요한 용도; 낮은 전압에서도 동작가능한 고전압 스위치 회로에 적합하게 사용한다.4. Significant use of the invention; It is suitable for high voltage switch circuit which can operate at low voltage.
Description
제1도는 종래기술에 따른 고전압 스위치 회로.1 is a high voltage switch circuit according to the prior art.
제2도는 차아지 펌프회로부의 엔모오스 트랜지스터 단면도.2 is a cross-sectional view of the enMOS transistor of the charge pump circuit.
제3도는 본 발명에 따른 고전압 스위치 회로.3 is a high voltage switch circuit according to the present invention.
제4도는 본 발명에 따른 타이밍도.4 is a timing diagram according to the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치내에 탑제되어 고전압이 인가되는 경로를 스위칭하는 고전압 스위칭회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a high voltage switching circuit for switching a path in which a high voltage is applied in a memory device.
종래의 불휘발성 반도체 메모리 예컨데 낸드셀들을 가지고 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리의 소거 동작 또는 낸드 플래쉬 메모리에서 라이트(Write) 동작을 수행할 시 18V 이상의 고전압을 필요하게 되는데 상기 고전압은 외부에서 인가하거나 전원전압 VCC을 메모리 장치내부에 탑제되어 있는 차아지 펌프에서 승압하므로써 얻게 된다.In the conventional nonvolatile semiconductor memory, for example, an erase operation of an electrically erasable and programmable nonvolatile semiconductor memory with NAND cells or a write operation in a NAND flash memory, a high voltage of 18V or more is required. Obtained by applying or boosting the supply voltage VCC in a charge pump mounted inside the memory device.
제1도는 상기한 종래의 고전압 스위칭 회로이다.1 is a conventional high voltage switching circuit described above.
제1도를 참조하면, 입력신호 INPUT를 반전하여 노드 N10에 구동신호를 출력하는 구동신호 입력부(10)와, 상기 출력신호에 따라 노드 N20에 고전압을 출력하는 차아지 펌프 회로(14)와, 상기 출력노드의 고전압이 구동신호입력부(10)에 역류됨을 차단하기 위한 차단부(12)로 이루워져 있다.Referring to FIG. 1, a drive signal input unit 10 for inverting an input signal INPUT and outputting a drive signal to a node N10, a charge pump circuit 14 for outputting a high voltage to the node N20 in accordance with the output signal; The high voltage of the output node is composed of a blocking unit 12 for blocking the reverse flow of the driving signal input unit 10.
상기 차아지 펌프 회로(14)는 고전압 VPP을 채널을 통하여 받아들이는 엔모오스 트랜지스터(22)의 게이트는 상기 노드 N20에 접속되고, 드레인은 상기 고전압 VPP에 접속되고, 소오스는 엔모오스 트랜지스터(26)의 게이트와 드레인이 공통 접속된 노드 N30에 접속된다. 상기 엔모오스 트랜지스터(26)의 소오스는 상기 노드 N20에 접속된다. 펌핑제어신호 ψP를 입력으로 하는 공핍형 모오스 캐패시터(24)는 상기 노드 N30에 접속된다. 또한 상기 차단부(12)는 외부의 라이트 인에이블신호를 입력으로 하는 공핍형 모오스 트랜지스터(20)으로 구성되며, 이의 게이트는 상기 라이트 인에이블신호와 접속되고, 드레인은 상기 노드 N10에 접속되며, 소오스는 상기 노드 N20에 접속된다. 또한 상기 구동신호입력부(10)는 인버어터로 구성된다. 상기 인버어터는 전원전압 VCC와 접지전원 VSS사이에 채널이 직렬로 접속된 피모오스 트랜지스터(21)와 엔모오스 트랜지스터(23)의 게이트들을 통하여 상기 입력신호 INPUT를 받아들이고, 상기 피모오스 트랜지스터(21)의 드레인과 상기 엔모오스 트랜지스터(23)의 드레인이 접속된 노드 N10을 통하여 출력을 내보낸다.The charge pump circuit 14 has a gate of the NMOS transistor 22 which receives the high voltage VPP through the channel, is connected to the node N20, a drain is connected to the high voltage VPP, and the source is an NMOS transistor 26. Gate and drain are connected to a commonly connected node N30. The source of the NMOS transistor 26 is connected to the node N20. The depletion mode capacitor 24 which inputs the pumping control signal? P is connected to the node N30. In addition, the blocking unit 12 is an external light enable signal. And a depletion type MOS transistor 20 having an input thereof, the gate of which is the write enable signal. Is connected to the node N10, and a source is connected to the node N20. In addition, the drive signal input unit 10 is composed of an inverter. The inverter receives the input signal INPUT through gates of the PMOS transistor 21 and the NMOS transistor 23 having a channel connected in series between a power supply voltage VCC and a ground power supply VSS, and the PMOS transistor 21. An output is sent through the node N10 to which the drain of the transistor and the drain of the enMOS transistor 23 are connected.
좀 더 상세히 설명하면 차단부(12)의 노드 N20의 전압이 역류되는 것을 방지하는 신호인 라이트 인에이블신호가 기준전위 레벨 VSS로 천이되며 상기 입력신호 INPUT가 하이레벨에서 로우레벨로 천이함에 따라 N20노드는 상기 공핍형 모오스 트랜지스터(20)의 드레쉬홀드 전압 (Vt20)이 인가된다. 이때 상기 차아지 펌프 회로(14)내의 펌핑 제어 신호 ψP가 인가 됨으로써 상기 노드 N20가 VPP + △V으로 상승하여 고전압이 인가된다. 이와 같은 펌프 동작이 이루어지게 하기 위해서는 상기 엔모오스 트랜지스터들(22,26) 그리고 상기 공핍형 모오스 캐패시터(24)의 드래쉬홀드 전압을 넘어서야 하는데 그 조건 식은 다음과 같이 표현된다.In more detail, the write enable signal is a signal for preventing the voltage of the node N20 of the blocking unit 12 from flowing backward. Is transitioned to the reference potential level VSS and the threshold voltage Vt20 of the depletion-type MOS transistor 20 is applied to the N20 node as the input signal INPUT transitions from the high level to the low level. At this time, the pumping control signal ψP in the charge pump circuit 14 is applied, so that the node N20 rises to VPP + ΔV and a high voltage is applied. In order to achieve such a pump operation, the threshold voltages of the NMOS transistors 22 and 26 and the depletion mode capacitor 24 must be exceeded. The conditional expression is expressed as follows.
(Vt24는 상기 공핍형 모오스 캐패시터(24)의 드래쉬홀드 전압이므로 OV로 간주)(Vt24 is the threshold voltage of the depletion mode capacitor 24, so it is regarded as OV)
상기 Δψ는 펌핑 제어신호 ψP가 로우에서 하이로 천이할 때 상기 엔모오스 트랜지스터(26)의 게이트가 커플링(Coupling)되어 상승되는 전압이다. 따라서 100%로 커플링 된다고 보면 ψP=VCC로 쓸 수 있으며 상기 ①식은Δψ is a voltage at which the gate of the EnMOS transistor 26 is coupled and rises when the pumping control signal ψP transitions from low to high. Therefore, if it is coupled at 100%, it can be written as ψP = VCC.
으로 표현할 수 있다.It can be expressed as
상기식들로 볼 때 저전압으로 차아지 펌프회로(14)를 구동하기 위해서는 엔모오스 트랜지스터들(22,26)의 드래쉬홀드 전압이 중요한 변수로 작용하고 있음을 알수 있다.In view of the above equations, it can be seen that the threshold voltages of the NMOS transistors 22 and 26 act as important variables to drive the charge pump circuit 14 at low voltage.
제2도는 차아지 펌프 회로내 엔모오스 트랜지스터의 레이아웃을 나타낸 단면도이다.2 is a cross-sectional view showing the layout of the enmos transistor in the charge pump circuit.
제2도를 참조하면, 소오스 단자의 전압이 상승하면 드레쉬홀드 전압을 표현하는 식이 다음과 같이 변형된다.Referring to FIG. 2, when the voltage of the source terminal rises, the equation representing the threshold voltage is modified as follows.
위 ③ ④식의 변수는 다음과 같다. Vsb는 소오스단자와 벌크간의 전위차, Vt(0)는 Vsb=OV일 때 드레쉬홀드전압, ψF는 플랫 밴드(Flat Band)전압, tox는 산화막의 두께, εOX는 산화막의 비유전율, N은 소오스 단자의 농도, i는 실리콘의 비유전율이다.The variables of the above ③ ③ are as follows. Vsb is the potential difference between the source terminal and the bulk, Vt (0) is the threshold voltage when Vsb = OV, ψ F is the flat band voltage, tox is the thickness of the oxide film, ε OX is the dielectric constant of the oxide film, N Is the concentration of the source terminal, i is the relative dielectric constant of silicon.
그런데 통상 고전압이 인가되는 모오스 트랜지스터에서는 산화막 두께를 저전압으로 인가되는 모오스 트랜지스터 보다 게이트 브레이크 다운(Gate breakdown)전압을 높이기 위해 두껍게 한다. 따라서 소오스 단자의 전압이 고전압으로 인가되는 모오스 트랜지스터는 ④식의 저전압용 모오스 트랜지스터보다 크게 작용하게 된다. 예컨데 20V 고전압에서 바디 텀(Body Term)을 갖는 모오스 트랜지스터의 Vt가 1.5V라면 종래의 회로에서 차아지 펌프회로(14)가 동작하여 노드 N20를 필요한 고전압으로 상승시키기 위한 전원전압 VCC는 ②식에 의해서 3V이상이어야 한다. 따라서 종래의 기술은 저전압에서 차아지 펌프 동작의 한계가 나타난 필요한 고전압을 발생시킬 수 없다는 문제점이 있다.However, in the MOS transistor to which a high voltage is normally applied, the oxide film thickness is made thicker to increase the gate breakdown voltage than the MOS transistor to which a low voltage is applied. Therefore, the MOS transistor, to which the source terminal voltage is applied at a high voltage, acts more than the low voltage MOS transistor of the ④ type. For example, if the Vt of a MOS transistor having a body term at 1.5V is 20V, the power supply voltage VCC for operating the charge pump circuit 14 in the conventional circuit to raise the node N20 to the required high voltage is represented by Equation 2 below. Should be 3V or higher. Therefore, the prior art has a problem that it is not possible to generate the required high voltage at which the limit of the charge pump operation appears at low voltage.
따라서 본 발명의 목적은 차아지 펌프회로의 동작 한계를 극복하여 디바이스의 저전압 추세에 따라 아주 낮은 전압에서도 동작할 수 있는 차아지 펌프 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a charge pump circuit that can operate at a very low voltage according to the low voltage trend of the device by overcoming the operating limitation of the charge pump circuit.
본 발명의 다른 목적은 고전압용 게이트 산화막 두께를 저전압용 게이트 산화막 두께로 바꾸어 드레쉬 홀드 전압을 낮춘 차아지 펌프 회로를 제공함에 있다.Another object of the present invention is to provide a charge pump circuit having a low threshold voltage by changing the gate oxide thickness for a high voltage to the gate oxide thickness for a low voltage.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 인가되는 입력 신호에 대응하여 출력전압을 발생하는 구동 신호 입력부와, 제어신호에 따라 펌핑 동작을 하는 펌프 캐패시터를 가지며 구동신호 입력부의 출력에 따라 출력 노드를 고전압으로 상승시키는 차아지 펌프 회로와, 상기 출력 노드의 고전압이 구동신호 입력부로 역류됨을 차단하는 차단부로 이루어진 차아지 펌프회로내에 게이트 브레이크다운 발생을 막기 위해 공핍형 엔모오스 트랜지스터를 추가한 고전압 스위치 회로를 가짐을 특징으로 한다.According to the technical idea of the present invention for achieving the object of the present invention, a drive signal input unit for generating an output voltage in response to the input signal, and a pump capacitor for pumping operation in accordance with the control signal has a drive signal A depletion engine to prevent the occurrence of gate breakdown in the charge pump circuit comprising a charge pump circuit for raising the output node to a high voltage according to the output of the input unit and a blocking unit for blocking the high voltage of the output node from flowing back to the drive signal input unit. It has a high voltage switch circuit with the addition of a MOS transistor.
제3도는 본 발명에 따른 고전압 스위치 회로도이다.3 is a high voltage switch circuit diagram according to the present invention.
제3도를 참조하면, 구성은 종래기술에서 설명한 구성과 동일한데 다른점은 공핍형 모오스 트랜지스터(128)의 소오스는 상기 고전압 VPP에 접속되고, 이의 게이트는 노드 N20에 접속되고, 드레인은 상기 엔모오스 트랜지스터(122)의 소오스에 접속되어 있다. 또한 종래기술의 고전압용 게이트 산화막을 갖는 제1도의 상기 엔모오스 트랜지스터들(22, 26)의 게이트 산화막이 본 발명의 제3도에서는 저전압용으로 배치되어 있다. 그리고 제3도에서는 종래의 반도체 소자와 구별하기 위해 번호를 십단위 까지는 그대로 하고 백단위를 추가하여 본 발명을 설명하고자 한다.Referring to FIG. 3, the configuration is the same as that described in the prior art, except that the source of the depletion MOS transistor 128 is connected to the high voltage VPP, its gate is connected to the node N20, and the drain is connected to the yen. It is connected to the source of the MOS transistor 122. In addition, a gate oxide film of the enMOS transistors 22 and 26 of FIG. 1 having a high voltage gate oxide film of the prior art is arranged for low voltage in FIG. 3 of the present invention. In FIG. 3, the present invention will be described by adding up to 100 units without changing the number to 10 units in order to distinguish it from the conventional semiconductor device.
본 발명에서 채용한 저전압용 게이트 산화막은 종래기술에서 이론적 배경으로 제시한 드레쉬홀드 전압이 결정되는 식③과 ④에 의해 드래쉬홀드 전압은 예컨데 고전압용 게이트 산화막을 400Å, 저전압용 게이트 산화막을 120Å라 할 때, Vt=Vt(0) + Vtsb/3.3으로 표시된다. 따라서 Vsb=0V에서 Vt(0)=0.7V라 하고, Vsb=20V일 때 Vtsb=0.8V라 하면 고전압용 게이트 산화막을 채용한 모오스 트랜지스터의 Vt=1.5V가 된다. 상기의 드래쉬홀드 전압은 차아지 펌프가 동작하여 필요한 고전압 VPP를 생성하기 위한 조건식 ①에서 전원전압이 3V이상으로 인가하여야 한다. 반면 본 발명에서 채용한 저전압용 모오스 트랜지스터의 드래쉬홀드 전압은 0.94V이므로 전원전압이 2V가 인가 되어도 펌핑 제어신호 ψP가 펄스로 인가되면 펌핑 캐패시터가 동작을 개시하여 노드 N120 전압을 VPP + ΔV의 크기로 고전압을 상승시키게 된다. 상기 차아지 펌프회로(114)의 각 노드 전압을 본 발명의 타이밍도를 나타낸 제4도로써 설명하겠다. 차아지 펌프 동작이 일어나기 전의 초기조건을 보면 상기 차단부(112)의 고전압 역류를 차단하는 신호인 라이트 인에이블 신호는 기준전위 VSS로 천이되어 있으며 상기 공핍형 모오스 트랜지스터(128)의 소오스는 고전압 VPP로 고정되어 있다. 따라서 상기 엔모오스 트랜지스터(122)의 소오스는 상기 공핍형 모오스 트랜지스터(128)의 채널을 통과한 전압 Vt128이 인가됨으로 게이트 브레이크다운이 일어나는 조건이 형성되지 않는다. 다음으로 입력 전압이 하이에서 로우로 천이하고 상기 펌핑 제어 신호 φP가 로우에서 하이로 인가되면 노드 N120은 Vt120 + ΔV - (Vt122 + V126)가 된다. 예컨데 Vt120 = 1.8V, ΔV = 3V, Vt122 + Vt126 = 1.4V라 하면 노드 N128의 전압은 3.4V가 된다. 이후 펌핑 제어신호 ψP가 하이에서 로우로 천이하면 노드 N140의 전압은 5.2V로 상승되고 노드 N130의 전압은 2.7V로 차아지되어 다음 펌핑을 기다린다. 다음 펌핑이 시작되면 ΔV = 3.0V가 첨가되어 노드 N120를 5V보다 작은 전압으로 상승시킨다. 이것은 기판효과(Body effect) 때문이다. 이와 같이 상기 펌핑 제어신호 ψP가 연속저긍로 인가되면 노드 N120은 초기전압 Vt120에서 VPP + ΔV의 고전압으로 상승됨을 알수 있다. 또한 상기 엔모오스 트랜지스터들(122,126)의 게이트와 소오스의 전압차가 항상 Vt128과 Vt126으로 고정되기 때문에 게이트 브레이크다운이 발생되지 않는다. 따라서 저전압 게이트 산화막을 사용해도 안전하게 고전압을 발생시킬 수 있고 상기 엔모오스 트랜지스터들(122,126)의 낮은 드레쉬홀드 전압으로 전원전압의 저전력화가 구현되게 한다. 본 발명에 따른 고전압 스위치 회로와 더불어 종래기술에서 게이트 브레이크다운을 고려하여 상기 엔모오스 트랜지스터(122)를 고전압용 게이트 산화막을 사용하고, 상기 엔모오스 트랜지스터(126)은 게이트 브레이크다운 여건이 조성되지 않기 때문에 저전압용 게이트 산화막을 사용하여도 차아지 펌프회로를 구동시킬수 있는 다른 실시예가 될 수 있다.In the low voltage gate oxide film employed in the present invention, the threshold voltage is 400 을 for the high voltage gate oxide film and 120 을 for the low voltage gate oxide film by equations ③ and ④ in which the threshold voltage is determined based on the theoretical background. In this case, Vt = Vt (0) + Vtsb / 3.3 is indicated. Therefore, when Vsb = 0V, Vt (0) = 0.7V, and Vtsb = 0.8V when Vsb = 20V, Vt = 1.5V of the MOS transistor employing a high voltage gate oxide film. The above threshold voltage must be applied at a power supply voltage of 3V or more in the conditional expression ① for generating the required high voltage VPP by operating the charge pump. On the other hand, since the threshold voltage of the low-voltage MOS transistor employed in the present invention is 0.94V, the pumping capacitor starts operation when the pumping control signal ψP is applied as a pulse even when the power supply voltage is 2V, and the node N120 voltage is set to VPP + ΔV. It will raise the high voltage by the magnitude. Each node voltage of the charge pump circuit 114 will be described with reference to FIG. 4 showing a timing diagram of the present invention. Looking at the initial condition before the charge pump operation occurs, the light enable signal which is a signal for blocking the high voltage backflow of the blocking unit 112. Is transitioned to the reference potential VSS and the source of the depletion-type MOS transistor 128 is fixed at a high voltage VPP. Therefore, the source of the NMOS transistor 122 is applied to the voltage Vt128 passing through the channel of the depletion mode transistor 128, so that a condition that causes gate breakdown is not formed. Next, when the input voltage transitions from high to low and the pumping control signal? P is applied from low to high, the node N120 becomes Vt120 + ΔV − (Vt122 + V126). For example, if Vt120 = 1.8V, ΔV = 3V, Vt122 + Vt126 = 1.4V, then the voltage at node N128 is 3.4V. Then, when the pumping control signal ψP transitions from high to low, the voltage of the node N140 is increased to 5.2V and the voltage of the node N130 is charged to 2.7V to wait for the next pumping. At the next pumping start, ΔV = 3.0V is added to raise node N120 to a voltage less than 5V. This is due to the substrate effect. As described above, when the pumping control signal ψ P is applied with continuous low, it can be seen that the node N120 rises from the initial voltage Vt120 to a high voltage of VPP + ΔV. In addition, since the voltage difference between the gate and the source of the NMOS transistors 122 and 126 is always fixed to Vt128 and Vt126, no gate breakdown occurs. Therefore, even if a low voltage gate oxide film is used, it is possible to safely generate a high voltage, and a low power supply voltage can be realized by the low threshold voltage of the NMOS transistors 122 and 126. In addition to the high voltage switch circuit according to the present invention, in consideration of the gate breakdown in the prior art, the NMOS transistor 122 uses a high voltage gate oxide film, and the NMOS transistor 126 has no gate breakdown condition. Therefore, even if a low voltage gate oxide film is used, it can be another embodiment capable of driving the charge pump circuit.
전술한 바와 같이 차아지 펌프회로는 낮은 전압에서도 동작할수 있는 이점을 갖는다. 또한 차아지 펌프회로의 드레쉬 홀드전압을 낮출 수 있는 이점을 갖는다.As described above, the charge pump circuit has the advantage that it can operate at low voltage. In addition, there is an advantage that the threshold hold voltage of the charge pump circuit can be lowered.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015226A KR0157343B1 (en) | 1995-06-09 | 1995-06-09 | High voltage switching circuit for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015226A KR0157343B1 (en) | 1995-06-09 | 1995-06-09 | High voltage switching circuit for semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003253A KR970003253A (en) | 1997-01-28 |
| KR0157343B1 true KR0157343B1 (en) | 1998-12-01 |
Family
ID=19416775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950015226A KR0157343B1 (en) | 1995-06-09 | 1995-06-09 | High voltage switching circuit for semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0157343B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439792B2 (en) | 2005-10-26 | 2008-10-21 | Samsung Electronics Co., Ltd. | High voltage generation circuit and semiconductor device having the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4128763B2 (en) * | 2000-10-30 | 2008-07-30 | 株式会社東芝 | Voltage switching circuit |
| KR100404001B1 (en) * | 2001-12-29 | 2003-11-05 | 주식회사 하이닉스반도체 | Charge pump circuit |
| KR20160097403A (en) | 2015-02-06 | 2016-08-18 | 에스케이하이닉스 주식회사 | Internal voltage generator and operation method thereof |
-
1995
- 1995-06-09 KR KR1019950015226A patent/KR0157343B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439792B2 (en) | 2005-10-26 | 2008-10-21 | Samsung Electronics Co., Ltd. | High voltage generation circuit and semiconductor device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003253A (en) | 1997-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0944094B1 (en) | Power switching circuit | |
| US6240027B1 (en) | Approach to provide high external voltage for flash memory erase | |
| US5420798A (en) | Supply voltage detection circuit | |
| US7372739B2 (en) | High voltage generation and regulation circuit in a memory device | |
| EP0681296B1 (en) | Method and circuitry for programming a floating-gate memory cell | |
| JPH01259751A (en) | Step-up circuit | |
| EP0382929A2 (en) | Voltage regulator circuit | |
| JPS5990292A (en) | Voltage converting circuit | |
| US6195291B1 (en) | Flash EEPROM with on-chip erase source voltage generator | |
| KR930001654B1 (en) | Semiconductor memory integrated circuit | |
| US5659502A (en) | Negative word line voltage regulation circuit for electrically erasable semiconductor memory devices | |
| KR0176115B1 (en) | Charge pump circuit of non-volatile semiconductor memory device | |
| US4697101A (en) | Read/write control circuit | |
| JP3566745B2 (en) | Voltage converter | |
| KR910003387B1 (en) | Sub voltage increasing circuit used for increasing output voltage of main increasing voltage circuit | |
| US6670844B2 (en) | Charge pump circuit | |
| KR0157343B1 (en) | High voltage switching circuit for semiconductor memory | |
| KR0183489B1 (en) | Semiconductor device having an internal voltage step-up control circuit | |
| US6072358A (en) | High voltage pump circuit with reduced oxide stress | |
| US6157577A (en) | Memory device voltage steering technique | |
| KR100449864B1 (en) | Boosting circuit | |
| EP0748535A1 (en) | Improved supply voltage detection circuit | |
| EP0137245B1 (en) | Semiconductor integrated circuit | |
| KR950000533B1 (en) | Data output buffer | |
| WO1995009483A1 (en) | Improved supply voltage detection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050607 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |