KR0156136B1 - Automatic data strobing device for digital magnetic recording/reproducing system - Google Patents
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Abstract
본 발명은 데이터 래치의 최적 포인트에 데이터를 래치할 수 있도록 한 디지털 자기기록재생시스템의 자동 데이터 스트로빙장치에 관한 것이다.The present invention relates to an automatic data strobing apparatus of a digital magnetic recording and reproducing system capable of latching data at an optimum point of a data latch.
종래의 기술은 데이터 스트로빙 포인트가 고정되어 있고 입력신호의 진폭변동, 타이밍 지터(Jitter), 불완전한 등화등을 고정 스트로빙 포인트로는 흡수하지 못해 시스템 전체의 최대 BER을 얻을 수가 없었다. 따라서 본 발명은 등화기의 출력으로부터 데이터를 추출하는 데이터 추출부, 상기 데이터 추출부의 출력으로부터 클럭성분을 추출하는 클럭성분 추출부, 상기 클럭성분 추출부의 출력을 위상비교하여 위상비교결과에 따른 클럭성분을 출력하는 PLL, 상기 PLL의 출력클럭으로 상기 데이터 추출부의 출력을 래치하여 출력하는 래치를 구비하는 디지털 자기기록재생시스템에 있어서, 상기 PLL의 출력클럭과 데이터 추출부의 데이터를 재차 위상비교하여 데이터 래치의 최적 포인트를 찾아 데이터를 래치하도록 하는 데이터 스트로빙 포인트 조절부를 더 구비하여 데이터와 클럭을 재차 위상비교함으로써 데이터가 흔들리더라도 아이 패턴의 중앙에 데이터 스트로빙 포인트가 있도록 하여 시스템의 BER을 높일 수 있도록 한 것이다.In the prior art, since the data strobing point is fixed and the amplitude of the input signal, timing jitter, and incomplete equalization cannot be absorbed by the fixed strobing point, the maximum BER of the entire system cannot be obtained. Therefore, the present invention provides a data extractor for extracting data from an output of an equalizer, a clock component extractor for extracting a clock component from an output of the data extractor, and a clock component according to a phase comparison result by comparing the output of the clock component extractor. And a latch for latching and outputting the output of the data extraction section with an output clock of the PLL. The digital magnetic recording and reproducing system comprising: a phase latch for comparing the output clock of the PLL and data of the data extraction section again; A data strobing point control unit is further provided to find the optimal point of the data and latch the data so that the data strobe point is centered in the eye pattern even if the data is shaken, thereby increasing the BER of the system even if the data is shaken. It would be.
Description
제1도는 종래의 디지털 자기기록재생시스템의 재생부분의 블록구성도.1 is a block diagram of a reproduction portion of a conventional digital magnetic recording and reproducing system.
제2도 (a)는 제1도의 데이터 추출부의 회로도.FIG. 2A is a circuit diagram of the data extraction unit of FIG.
(b)는 제1도의 클럭성분 추출부의 회로도.(b) is a circuit diagram of the clock component extraction section of FIG.
제3도는 (a)-(f)는 제1도의 동작 파형도.3 is a waveform of the operation of FIG.
제4도는 본 랍명의 제1실시예에 따른 디지털 자기기록재생시스템의 자동 데이터 스트로빙장치의 블록구성도.4 is a block diagram of an automatic data strobe apparatus of a digital magnetic recording and reproducing system according to the first embodiment of the present invention.
제5도는 제4도의 파형정형부의 회로도.5 is a circuit diagram of the waveform shaping unit of FIG.
제6도는 (a)-(c)는 제4도의 파형정형부의 신호합성의 원리 벡터도.6 is a principle vector diagram of signal synthesis of the waveform shaping unit of FIG.
제7도는 (a)-(f)는 제4도의 동작 파형도.7 is an operation waveform diagram of FIG.
제8도는 본 발명의 제2실시예의 블록 구성도.8 is a block diagram of a second embodiment of the present invention.
제9도는 본 발명의 제3실시예의 블록 구성도.9 is a block diagram of a third embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 데이터 스트로빙 포인트 조절부 101 : 파형정형부100: data strobe point control unit 101: waveform shaping unit
102, 112, 121 : 위상비교부 103, 113, 122 : 필터102, 112, 121: phase comparison unit 103, 113, 122: filter
111 : 쉬프트 레지스터 MUX1 : 멀티플렉서111: shift register MUX1: multiplexer
ADC1 : 아날로그 디지털 변환기 TR1-TR9 : 트랜지스터ADC1: Analog-to-Digital Converter TR1-TR9: Transistor
본 발명은 디지털 자기기록재생시스템의 자동 데이터 스트로빙장치에 관한 것으로서, 더욱 상세하게는 자동으로 아이 패턴(Eye Pattern)의 중앙에 데이터를 래치할 수 있도록 한 디지털 자기기록재생시스템의 자동 데이터 스트로빙장치에 관한 것이다.The present invention relates to an automatic data strobing apparatus of a digital magnetic recording and reproducing system, and more particularly, to automatic data strobing of a digital magnetic recording and reproducing system capable of automatically latching data in the center of an eye pattern. Relates to a device.
일반적으로 자기기록매체에서 데이터 재생시 등화기를 통과시킨 후 오실로스코프등으로 관찰하면 아이 모양의 파형으로 관측되며, 이를 아이 패턴이라 한다.In general, when the data is reproduced in the magnetic recording medium and passed through the equalizer and observed with an oscilloscope or the like, it is observed as an eye-shaped waveform, which is called an eye pattern.
제1도는 일반적인 디지털 자기기록재생시스템의 재생부분의 블록 구성도를 도시한 것으로, 이는 자기기록매체(1), 재생 증폭기(2), 등화기(3), 데이터 추출부(4), 클럭성분 추출부(5), 위상비교기(6) 및 루프 필터(7) 및 전압제어발진기(이하, VCO라칭함)(8)로 된 PLL(Phase Lockd Loop), 딜레이부(9), 래치(10)로 구성된다.1 shows a block diagram of a reproduction part of a general digital magnetic recording / reproducing system, which includes a magnetic recording medium 1, a reproduction amplifier 2, an equalizer 3, a data extractor 4, and a clock component. Phase Locked Loop (PLL), Delay Section 9, and Latch 10 consisting of an extraction section 5, a phase comparator 6, a loop filter 7, and a voltage controlled oscillator (hereinafter referred to as VCO) 8 It consists of.
상기 자기기록매체(1) 즉, 디스크나 테이프의 출력은 미소신호이므로 재생증폭기(2)에 의해 증폭된 후 등화기(3)를 거쳐 주파수 특성이 보정된다.Since the output of the magnetic recording medium 1, i.e., the disk or the tape, is a small signal, it is amplified by the reproduction amplifier 2, and then the frequency characteristic is corrected through the equalizer 3.
그리고 상기 등화기(3)의 출력은 데이터 추출부(4)로 입력되어 제2도 (가)의 비교기(COMP1), (COMP2) 및 오아 게이트(OR1)에 의해 3치 판정이 행해지게 된다.The output of the equalizer 3 is input to the data extracting section 4, and the ternary determination is performed by the comparators COMP1, COMP2 and OR gate OR1 of FIG.
즉, 상기 비교기(COMP1)에서는 입력과 가변저항(VR1)에 의해 정해지는 임계치(TH1) 즉, 비교레벨과 비교되고, 비교기(COMP2)에서는 입력이 인버터(INV1)에 의해 반전된 값과 상기 가변저항(VR1)에 의해 정해지는 임계치(TH1)가 비교된 후 오아 게이트(OR1)에서 논리합되어 출력되게 된다.That is, the comparator COMP1 compares the threshold value TH1 determined by the input and the variable resistor VR1, that is, the comparison level. In the comparator COMP2, the input is inverted by the inverter INV1 and the variable is changed. The threshold value TH1 determined by the resistor VR1 is compared, and then is ORed at the OR gate OR1 to be output.
만일, 상기 비교기(COMP1)의 입력이 임계치(TH1)보다 작으면 비반전 입력단(+)의 값이 반전 입력단(-)의 값보다 크므로 비교기(COMP1)의 출력은 하이가 되고 반대의 경우 로우가 된다.If the input of the comparator COMP1 is smaller than the threshold value TH1, the output of the comparator COMP1 becomes high and the output of the comparator COMP1 becomes high because the value of the non-inverting input terminal (+) is greater than that of the inverting input terminal (−). Becomes
그리고 상기 비교기(COMP2)도 역시 반전 입력단(-)의 값이 비반전 입력단(+)의 값보다 작으면 출력이 하이가 되고 반대의 경우 로우가 되며, 상기 비교기(COMP1)의 출력이 하이가 되면 비교기(COMP2)는 인버터(INV1)에 의해 출력이 로우가 되고, 상기 비교기(COMP1)의 출력이 로우가 되면 비교기(COMP2)는 인버터(INV1)에 의해 출력이 하이가 되므로 오아 게이트(OR1)의 출력은 입력이 ±1일 경우에는 1이 된다.When the value of the inverting input terminal (-) is smaller than the value of the non-inverting input terminal (+), the output becomes high and vice versa, and when the output of the comparator COMP1 becomes high, The comparator COMP2 outputs low by the inverter INV1. When the output of the comparator COMP1 goes low, the comparator COMP2 outputs high by the inverter INV1. The output is 1 when the input is ± 1.
즉, 상기 데이터 추출부(4)는 제2도와 같은 3치판정회로를 구비하여 ±1은 1로, 0은 으로 출력하게 된다.That is, the data extracting unit 4 has a three-value determination circuit as shown in FIG. 2 and outputs ± 1 as 1 and 0 as.
그리고 상기 데이터 추출부(4)의 출력은 클럭성분 추출부(5)로 입력되어 제2도(b)의 딜레이부(5a)에서 클럭의 반주기만큼 딜레이 되어 익스클루시브 오아 게이트(EX-OR1)를 통하여 클럭성분이 추출된다.The output of the data extractor 4 is input to the clock component extractor 5 and is delayed by a half cycle of the clock in the delay unit 5a of FIG. Through the clock component is extracted.
즉, 제3도에서 (a)는 데이터 추출부(4)의 출력이고, (b)는 딜레이부(5a)의 출력이고, (c)는 익스클루시부 오아 게이크(EX-OR1)의 출력으로 클럭성분이 얻어짐을 알 수 있다.That is, in FIG. 3, (a) is the output of the data extraction unit 4, (b) is the output of the delay unit 5a, and (c) is the output of the exclusive unit ora geek EX-OR 1 . It can be seen that the clock component is obtained by the output.
그리고 상기 클럭성분 추출부(5)의 출력이 하이인 영역에서 VCO(8)의 출력과 위상비교기(6)에서 위상비교된 후, 루프 필터(7)와 VCO(8)의 피이드백 루프에 의해 클럭성분과 VCO(8)의 출력(클럭)이 로킹된다.In the region where the output of the clock component extractor 5 is high, the output of the VCO 8 and the phase comparator 6 are phase-compared, and then the feedback loops of the loop filter 7 and the VCO 8 are used. The clock component and the output (clock) of the VCO 8 are locked.
이때의 관계는 제3도 (c)와 (d)와 같이 되고 상기 VCO(8)의 출력을 딜레이부(9)를 통하여 딜레이시켜 데이터의 중앙(아이패턴의 중앙)에 래칭클럭이 가도록 딜레이를 조정하고 이 딜레이된 클럭(제3도 (e))으로 데이터를 래치하여 출력한다(제3도 (f)).The relationship at this time is as shown in Figs. 3 (c) and (d). The delay of the VCO 8 is delayed through the delay unit 9 so that the latching clock is applied to the center of the data (the center of the eye pattern). Then, the data is latched and outputted by this delayed clock (Fig. 3 (e)) (Fig. 3 (f)).
그러나 상기와 같은 종래의 기술은 데이터 스트로빙 포인트가 고정되어 있고 PLL의 스태틱 에러(Static Error)나 PCB상의 재생 콘덴서에 의한 지연, 배선에 의한 지연, 회로소자에 의한 지연, 입력신호의 진폭변동, 타이밍 지터(Jitter), 불완전한 등화등을 고정 스트로빙 포인트로는 흡수하지 못해 시스템 전체의 최대의 BER(Bit Error Rate)을 얻을 수가 없었다.However, the conventional technique described above has a fixed data strobe point, a static error of the PLL, a delay caused by a regenerative capacitor on the PCB, a delay caused by wiring, a delay caused by a circuit element, an amplitude variation of an input signal, Timing jitter, incomplete equalization, and the like could not be absorbed by the fixed strobing point, resulting in the maximum bit error rate (BER) of the entire system.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 데이터와 클럭을 재차 위상비교하여 데이터가 흔들리더라도 아이 패턴의 중앙에 데이터 스트로빙 포인트가 있도록 한 디지털 자기기록재생시스템의 자동 데이터 스트로빙장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and an object of the present invention is to compare the data and the clock again, so that the data strobe point is located in the center of the eye pattern even if the data is shaken. In providing an ice device.
이러한 목적을 달성하기 위한 본 발명의 특징은 등화기의 출력으로부터 데이터를 추출하는 데이터 추출부와, 상기 데이터 추출부의 출력으로부터 클럭성분을 추출하는 클럭성분 추출부와, 상기 클럭성분 추출부의 출력을 위상비교하여 위상비교결과에 따른 클럭성분을 출력하는 PLL과, 상기 PLL의 출력 클럭으로 상기 데이터 추출부의 출력을 래치하여 출력하는 래치를 구비하는 디지털 자기기록재생시스템에 있어서, 상기 PLL의 출력클럭과 데이터 추출부의 데이터를 다시한번 위상비교하여 자동으로 데이터 래치의 최적 포인트를 찾아 데이터를 래치하도록 하는 데이터 스트로빙 포인트 조절부가 더 구비되는 디지털 자기기록재생시스템의 자동 데이터 스트로빙장치에 있다.A feature of the present invention for achieving this object is to phase the data extraction section for extracting data from the output of the equalizer, a clock component extraction section for extracting clock components from the output of the data extraction section, and an output of the clock component extraction section. A digital magnetic recording / playback system comprising: a PLL for outputting a clock component according to a phase comparison result; and a latch for latching and outputting an output of the data extraction section with an output clock of the PLL. The data strobing device of the digital magnetic recording and reproducing system is further provided with a data strobing point adjusting unit for automatically comparing the data of the extracting unit to find the optimum point of the data latch and latching the data.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
우선, 본 발명은 데이터 스트로빙 포인트 조절부를 구비하여 데이터가 흔들리더라도 아이 패턴의 중앙에 데이터 스트로빙 포인트가 있도록 조절할 수 있도록 하는 것으로, 각각의 실시예에 대하여 설명하면 다음과 같다.First of all, the present invention includes a data strobing point adjusting unit to adjust the data strobing point in the center of the eye pattern even when data is shaken. Each embodiment will be described below.
[실시예 1]Example 1
제4도는 본 발명의 제1실시예에 따른 블록 구성도를 도시한 것으로, 제1도와 같은 일반적인 디지털 자기기록재생시스템의 재생부의 PLL과 래치(10) 사이에 데이터 스트로빙 포인트 조절부(100)가 더 구비되어 구성되며, 종래와 동일부분에 대해서는 동일부호를 사용한다.4 is a block diagram according to a first embodiment of the present invention, wherein the data strobing point adjusting unit 100 is disposed between the PLL and the latch 10 of the reproducing unit of the general digital magnetic recording and reproducing system as shown in FIG. Is further provided, and the same reference numerals are used for the same parts as in the prior art.
상기 데이터 스트로빙 포인트 조절부(100)는 PLL의 출력이 딜레이부(9)를 통하여 딜레이된 신호를 정형하는 파형정형부(101)와, 상기 파형정형부(101)의 출력과 데이터 추출부(4)의 출력을 위상비교하는 위상비교부(102)와, 상기 위상비교부(102)의 출력을 필터링하여 상기 파형정형부(101)로 피이드백시키는 필터(103)로 구성된다.The data strobing point adjusting unit 100 includes a waveform shaping unit 101 for shaping a signal whose output of the PLL is delayed through the delay unit 9, an output of the waveform shaping unit 101, and a data extracting unit ( And a filter 103 for filtering the output of the phase comparing unit 102 and feeding back to the waveform shaping unit 101. FIG.
그리고 상기 파형정형부(101)는 제5도에 도시한 바와 같이 베이스단에 상기 딜레이부(9)의 출력이 입력되는 트랜지스터(TR1), (TR2)와, 에미터단은 상기 트랜지스터 (TR1), (TR2)의 에미터단과 접속되고 베이스단은 서로 접속되어 구동전압을 공급받는 트랜지스터(TR3), (TR4)와, 상기 트랜지스터(TR1), (TR3)의 콜렉터단에 에미터단이 접속되고 베이스단에는 구동전압이 공급되는 (TR5), (TR6)와, 상기 트랜지스터(TR2), (TR4)의 콜렉터단에 에미터단이 접속되고 베이스단에는 상기 위상비교기(102)의 출력전압이 필터(103)를 통하여 공급되며 콜렉터단은 상기 트랜지스터(TR5), (TR6)의 콜렉터단과 각각 접속되어 파형정형출력을 내보내는 트랜지스터(TR7), (TR8)로 구성된다.As shown in FIG. 5, the waveform shaping unit 101 includes transistors TR1 and TR2 to which an output of the delay unit 9 is input to a base terminal, and an emitter stage includes the transistors TR1, An emitter terminal is connected to the transistor terminals TR3 and TR4 that are connected to the emitter terminal of TR2 and the base terminals are connected to each other to receive a driving voltage, and that the emitter terminal is connected to the collector terminals of the transistors TR1 and TR3. An emitter stage is connected to the collector terminals of the transistors TR5 and TR6 to which the driving voltages are supplied, and the output voltage of the phase comparator 102 is connected to the base terminal of the filter 103. The collector stage is provided with transistors TR7 and TR8 connected to the collector stages of the transistors TR5 and TR6 to output waveform shaping outputs.
상기와 같이 구성된 본 발명의 제1실시예에서 자기기록매체(1)에서 PLL까지의 동작은 종래와 동일하므로 설명은 약한다.In the first embodiment of the present invention configured as described above, the operation from the magnetic recording medium 1 to the PLL is the same as in the prior art, and thus the description is weak.
그리고 상기 VCO(8)의 출력을 여러개의 딜레이소자를 사용하여 위상개념으로 보았을 때 VCO(8)의 출력이 →일 때 딜레이부(9)로부터 ±45로 딜레이 된 ↘, ↗신호를 얻는다.When the output of the VCO 8 is viewed in a phase concept using a plurality of delay elements, when the output of the VCO 8 is →, the? And? Signals are delayed by ± 45 from the delay unit 9.
그리고 상기 딜레이부(9)를 통하여 딜레이된 신호가 파형정형부(101)의 트랜지스터(TR1), (TR2)의 베이스단에 각각 입력되면 트랜지스터(TR1-TR4)의 콜렉터단에는 각각 ↖, ↘, ↗, ↙신호가 나타난다.When the signals delayed through the delay unit 9 are input to the base terminals of the transistors TR1 and TR2 of the waveform shaping unit 101, the collector terminals of the transistors TR1 to TR4 are respectively ↖, ↘, ↗ and ↙ signals appear.
그리고 상기 파형정형부(101)의 출력이 위상비교부(102)에서 데이터 추출부(4)의 출력과 위상비교된 결과 위상에러가 없을 경우에는 출력 Vout바에는 ↖와 ↗신호가 더해져 ↑신호가, 출력 Vout에는 ↙와 ↘신호가 더해져 ↓신호가 합성된다. 여기서, 각각의 신호의 합성원리는 제6도의 벡터도에 따른다.When the output of the waveform shaper 101 is phase compared with the output of the data extractor 4 by the phase comparator 102 and there is no phase error, the output Vout bar adds? And? , V and ↘ signal are added to output Vout, and ↓ signal is synthesized. Here, the synthesis principle of each signal follows the vector diagram of FIG.
그리고 상기 위싱비교기(102)의 위상비교결과인 에러전압이 바뀌게 되면 제6도의 (b),(c)와 같이 Vout, Vout바의 위상이 바뀌게 된다. 즉, 딜레이가 바뀌게 되는 것이다.When the error voltage that is the phase comparison result of the whisping comparator 102 is changed, the phases of the Vout and Vout bars are changed as shown in (b) and (c) of FIG. 6. In other words, the delay is changed.
한편, 아이 패턴과 연관있는 것은 데이터 추출부(4)의 데이터이며, 이 데이터와 파형정형부(101)의 출력과 위상비교부(102)에서 위상비교되게 되는데 이때, 데이터의 중앙에 파형정형부(101)의 출력이 중앙에 위치하면 위상비교에러는 0이고, 그렇지 않은 경우는 +또는 -값으로 나타나게 되며, 이 위상비교결과에 따른 파형정형부(101)의 출력으로 데이터 추출부(4)의 출력 데이터를 래치(10)에서 래치하여 출력하게 된다.On the other hand, what is associated with the eye pattern is the data of the data extraction section 4, and the data is compared with the output of the waveform shaping section 101 and the phase comparison section 102, where the waveform shaping section is located at the center of the data. If the output of 101 is located at the center, the phase comparison error is 0. Otherwise, the phase comparison error is displayed as a + or-value, and the data extraction unit 4 is outputted from the waveform shaping unit 101 according to the phase comparison result. Output data is latched by the latch 10 and outputted.
그리고 제7도는 상기 제4도 각부의 파형도를 나타낸 것으로, (a)는 데이터 추출부(4)의 출력이고, (b)는 클럭성분이며, (c)는 VCO(8)의 출력 클럭이며, (d)는 ↙신호파형이고, (e)는 ↘신호파형이며, (f)는 ↙와 ↘신호가 더해진 ↓신호파형이다.7 is a waveform diagram of each part of FIG. 4, (a) is an output of the data extraction unit 4, (b) is a clock component, and (c) is an output clock of the VCO (8). , (d) is the r signal waveform, (e) is the r signal waveform, and (f) is the r signal waveform with the r and r signals added.
즉, 본 발명은 ↙와 ↘신호가 더해져서 ↓신호를 얻고자하는 것이므로 제7도 (f)의 ↙+↘ = ↓파형과 같이 데이터의 중앙에 스트로빙 포인트를 위치시킬 수 있게 된다.That is, the present invention is to obtain the ↓ signal by adding the ↙ and ↘ signal, it is possible to place the strobing point in the center of the data as shown by the ↙ + ↘ = ↓ waveform of FIG.
[실시예 2]Example 2
제8도는 본 발명의 제2실시예에 따른 블록 구성도를 도시한 것으로, 데이터 스트로빙 포인트 조절부(100)를 제외한 나머지 부분은 제1실시예와 동일하며, 딜레이부(9)는 구성되지 않는다.8 shows a block diagram according to a second embodiment of the present invention, except that the data strobing point adjusting unit 100 is the same as the first embodiment, and the delay unit 9 is not configured. Do not.
상기 데이터 스트로빙 포인트 조절부(100)는 상기 VCO(8)의 출력을 쉬프트시키는 쉬프트 레지스터(111)와, 상기 쉬프트 레지스터(111)의 출력을 멀티플렉싱하는 멀티플렉서(MUX1)와, 상기 멀티플렉서(MUX1)의 출력과 클럭성분 추출부(5)의 출력을 위상 비교하는 위상비교부(112)와, 상기 위상비교부(112)의 출력을 필터링하는 필터(113)와, 상기 필터(113)의 출력을 디지털 신호로 변환하여 상기 멀티플렉서(MUX1)의 멀티플렉싱을 제어하는 아날로그 디지털 변환기(ADC1)로 구성된다.The data strobing point controller 100 includes a shift register 111 for shifting the output of the VCO 8, a multiplexer MUX1 for multiplexing the output of the shift register 111, and the multiplexer MUX1. A phase comparator 112 for phase comparison of the output of the clock component extractor 5 and a filter 113 for filtering the output of the phase comparator 112, and an output of the filter 113. It is composed of an analog-to-digital converter (ADC1) for converting into a digital signal to control the multiplexing of the multiplexer (MUX1).
상기와 같이 구성된 본 발명의 제2 실시예에서 자기기록매체(1)에서 PLL까지의 동작은 종래와 동일하므로 설명은 약한다.In the second embodiment of the present invention configured as described above, the operation from the magnetic recording medium 1 to the PLL is the same as in the prior art, and thus the description is weak.
그리고 상기 VCO(8)의 출력은 쉬프트 레지스터(111)에 입력되며, 이 쉬프트 레지스터(111)의 출력이 멀티플렉서(MUX1)에 입력되어 클럭으로 출력되게 된다.The output of the VCO 8 is input to the shift register 111, and the output of the shift register 111 is input to the multiplexer MUX1 to be output as a clock.
한편, 상기 쉬프트 레지스터(111)는 딜레이소자를 이용하여도 된다. 단, 딜레이의 딜레이값은 일정한 값이어야 하며, 예를 들면 1ns, 2ns, 3ns, ....10ns등의 여러개의 딜레이가 있고 이것이 멀티플렉서(MUX1)의 각각의 멀티플렉싱 스위치에 의해 하나가 선택되고 선택된 신호가 클럭으로 사용되는 것이다.In addition, the shift register 111 may use a delay element. However, the delay value of the delay should be a constant value, for example, there are several delays such as 1 ns, 2 ns, 3 ns, .... 10 ns, which is selected and selected by each multiplexing switch of the multiplexer (MUX1). The signal is used as the clock.
이 클럭과 클럭성분 추출부(5)의 출력이 위상비교부(112)에서 위상비교되며, 위상비교는 클럭성분이 하이인 영역에서만 행한다.The clock and the output of the clock component extracting section 5 are compared in phase by the phase comparing section 112, and the phase comparison is performed only in a region where the clock component is high.
이는 PLL의 원리와 일치하며, 상기 PLL부분이 전체적으로 데이터와 VCO(8)의 클럭을 동기시키는 동작을 하며, 본 발명의 데이터 스트로빙 포인트 조절부(100)는 미세 조정을 행하게 된다.This coincides with the principle of the PLL, and the PLL portion synchronizes the data and the clock of the VCO 8 as a whole, and the data strobing point controller 100 of the present invention performs fine adjustment.
한편, 상기 위상비교부(112)의 출력은 필터(113)를 통하여 필터링된 후, 아날로그 디지털 변환기(ADC1)를 통하여 디지털 신호로 변환되며 이 디지털값으로 상기 멀티플렉서(MUX1)의 멀티플렉싱 스위치의 스위칭을 제어한다.On the other hand, the output of the phase comparison unit 112 is filtered through the filter 113, and then converted into a digital signal through the analog-to-digital converter ADC1 to switch the multiplexing switch of the multiplexer MUX1 to this digital value. To control.
따라서 상기 멀티플렉서(MUX1)의 출력인 클럭이 클럭성분 추출부(5)의 출력이 데이터의 중앙에 가도록 하는 것이며, 이 클럭으로 데이터 추출부(4)의 출력 데이터를 래치(10)에서 래치하여 데이터를 출력하게 된다.Therefore, the clock output of the multiplexer MUX1 causes the output of the clock component extraction unit 5 to be in the center of the data, and the output data of the data extraction unit 4 is latched by the latch 10 using the clock. Will print
[실시예 3]Example 3
제9도는 본 발명의 제3실시예에 따른 블록 구성도를 도시한 것으로, 데이터 스트로빙 포인트 조절부(100)를 제외한 나머지 부분은 제2실시예와 동일하다.9 is a block diagram according to a third embodiment of the present invention, except for the data strobing point adjusting unit 100, the rest of which is the same as the second embodiment.
상기 데이터 스트로빙 포인트 조절부(100)는 VCO(8)의 출력 지연량을 조절하는 저항(R10) 및 가변용량 다이오드(D10)와, 상기 저항(R10) 및 가변용량 다이오드(D10)의 출력을 클럭성분 추출부(5)의 출력과 위상비교하는 위상비교부(121)와, 상기 위상비교부(121)의 출력을 필터링하여 상기 가변용량 다이오드(D10)로 피이드백하는 필터(122)로 구성된다.The data strobing point controller 100 may adjust the output of the resistor R10 and the variable capacitance diode D10 and the output of the resistor R10 and the variable capacitance diode D10 to adjust the output delay amount of the VCO 8. A phase comparator 121 for comparing a phase with an output of the clock component extractor 5, and a filter 122 for filtering the output of the phase comparator 121 to feed back to the variable capacitance diode D10. do.
상기와 같이 구성된 본 발명의 제3실시예는 VCO(8)의 출력이 저항(R10)과 가변용량 다이오드(D100로 구성된 로우패스필터에 의해 파형이 지연된다.In the third embodiment of the present invention configured as described above, the waveform of the output of the VCO 8 is delayed by the low pass filter composed of the resistor R10 and the variable capacitance diode D100.
이 지연된 신호가 클럭성분 추출부(5)의 출력과 위상비교부(121)에서 위상비교된 후, 필터(122)에 의해 평활된 후 상기 가변용량 다이오드(D10)의 값을 바뀌게 된다.The delayed signal is compared with the output of the clock component extractor 5 and the phase comparator 121, and then smoothed by the filter 122 to change the value of the variable capacitance diode D10.
따라서 상기 가변용량 다이오드(D10)의 값이 바뀌게 되면 로우패스필터의 지연량이 바뀌게 되므로 이 저항(R10) 및 가변용량 다이오드(D10)의 지연출력으로 데이터 추출부(4)의 출력인 데이터 성분을 래치하여 데이터로 최종 출력하게 된다.Therefore, when the value of the variable capacitor diode D10 is changed, the delay amount of the low pass filter is changed. Therefore, the data component that is the output of the data extractor 4 is latched by the delay output of the resistor R10 and the variable capacitor diode D10. The final output to the data.
이상에서 살펴본 바와 같이 본 발명은 데이터와 클럭을 다시한번 위상비교하여 데이터가 흔들리더라도 데이터 래치의 최적 포인트를 찾아 데이터를 래치하여 출력시키므로 즉 아이패턴의 중앙에 데이터 스트로빙 포인트가 있도록 함으로써 보다 안정적이며 시스템 전체적인 BER을 향상시킬 수 있게 된다.As described above, the present invention compares the data and the clock once again to find the optimal point of the data latch even if the data is shaken, and latches the data to output the data strobe point. This improves the overall system BER.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940036312A KR0156136B1 (en) | 1994-12-23 | 1994-12-23 | Automatic data strobing device for digital magnetic recording/reproducing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940036312A KR0156136B1 (en) | 1994-12-23 | 1994-12-23 | Automatic data strobing device for digital magnetic recording/reproducing system |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960025557A KR960025557A (en) | 1996-07-20 |
KR0156136B1 true KR0156136B1 (en) | 1998-12-15 |
Family
ID=19403156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940036312A KR0156136B1 (en) | 1994-12-23 | 1994-12-23 | Automatic data strobing device for digital magnetic recording/reproducing system |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0156136B1 (en) |
-
1994
- 1994-12-23 KR KR1019940036312A patent/KR0156136B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR960025557A (en) | 1996-07-20 |
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