KR0156127B1 - Reference cell structure for semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 마스크롬의 센스 앰프의 동작을 안정화하는데 적당하도록 한 반도체 소자의 리퍼런스 셀 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a reference cell structure of a semiconductor device adapted to stabilize the operation of a mask amplifier sense amplifier.

상기와 같은 본 발명의 반도체 소자의 리퍼런스 셀 구조는 각각의 소스단자가 더미 비트 라인에 연결되고 제1 셀렉트라인에 게이트 단자가 공통으로 연결되는 제1 디플리션 트랜지스터와 제1 인해스먼트 트랜지스터, 제2 셀렉트 라인에 게이트 단자가 연결되고 상기 제1 디플리션 트랜지스터에 소스 단자가 접속되는 제2 인핸스먼트 트랜지스터와, 상기 제2 셀렉트 라인에 게이트 단자가 연결되고 상기 제1 인핸스먼트 트랜지스터에 소스단자가 접속되는 제2 디플리션 트랜지스터와, 상기 제2 인핸스먼트 트랜지스터와 상기 제2 디플리션 트랜지스터에 각각 직렬접속되고 상기 메모리셀의 각각의 워드라인에 공통으로 게이트 단자가 접속되는 복수개의 디플리션 트랜지스터, 상기 복수개의 디플리션 트랜지스터의 마지막단에 접지단과 접속되도록 구성한 전류제한용 디플리션 트랜지스터를 포함하여 구성되는 리퍼런스 셀이 더미 비트 라인에 형성되는 것을 특징으로 한다.The reference cell structure of the semiconductor device of the present invention as described above includes a first depletion transistor and a first resonance transistor having respective source terminals connected to a dummy bit line and a gate terminal connected to the first select line in common; A second enhancement transistor having a gate terminal connected to a second select line and a source terminal connected to the first deflection transistor, a gate terminal connected to the second select line and a source terminal connected to the first enhancement transistor A plurality of depletions, each of which is connected in series to a second depletion transistor, a second enhancement transistor and a second depletion transistor, and a gate terminal is commonly connected to each word line of the memory cell. Configured to be connected to a ground terminal at a last end of the shunt transistor and the plurality of depletion transistors A reference cell including a current limiting depletion transistor is formed in a dummy bit line.

Description

반도체 소자의 리퍼런스 셀 구조Reference Cell Structure of Semiconductor Devices

제1도는 종래의 마스크롬의 레이아웃도.1 is a layout diagram of a conventional mask rom.

제2도는 종래의 마스크롬의 리퍼런스 셀 구조를 나타낸 회로도.2 is a circuit diagram showing a reference cell structure of a conventional mask rom.

제3도는 본 발명의 마스크롬의 레이아웃도.3 is a layout diagram of a mask rom of the present invention.

제4도는 본 발명의 마스크롬의 리퍼런스 셀 구조를 나타낸 회로도.4 is a circuit diagram showing a reference cell structure of a mask rom of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

20 : 메모리셀 21 : 센스 앰프20: memory cell 21: sense amplifier

22 : 리퍼런스 셀 23 : 더미 비트 라인22: reference cell 23: dummy bit line

24 : Y - 디코더 25a, 25b : 셀렉트라인24: Y-decoder 25a, 25b: select line

26 : 워드 라인 27a, 27b : 인핸스먼트 트랜지스터26: word line 27a, 27b: enhancement transistor

28a, 28b : 디플리션 트랜지스터 29 : 전류 제한용 디플리션 트랜지스터28a, 28b: depletion transistor 29: depletion transistor for current limiting

본 발명은 반도체 소자에 관한 것으로, 특히 마스크롬의 센스 앰프의 동작을 안정화하는데 적당하도록 한 반도체 소자의 리퍼런스 셀 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a reference cell structure of a semiconductor device adapted to stabilize the operation of a mask amplifier sense amplifier.

일반적으로 마스크 ROM은 기억 정보 고정의 판독 전용 기억 소자로, 바이폴러와 MOS로 구분된다.In general, the mask ROM is a read-only memory element for fixing storage information, and is classified into a bipolar and a MOS.

정보는 어드레스 라인과 데이터 라인간에 트랜지스터가 접속되어 있는지의 여부로 기억된다. 이 기억정보는 소자 제조시의 마스크 패턴으로 결정하기 때문에 변경이 불가능하고 완전한 불휘발성을 가지고 있으며 정보유지의 신뢰성이 높은 반도체 소자이다.The information is stored whether or not a transistor is connected between the address line and the data line. Since this memory information is determined by the mask pattern at the time of device fabrication, it is a semiconductor device that is immutable, completely nonvolatile, and highly reliable in information retention.

이하, 첨부된 도면을 참고하여 종래의 마스크 ROM 리퍼런스 셀에 대하여 설명하면 다음과 같다.Hereinafter, a conventional mask ROM reference cell will be described with reference to the accompanying drawings.

제1도는 종래의 마스크롬의 레이 아웃도이고, 제2도는 종래의 마스크롬의 리퍼런스 셀 구조를 나타낸 회로도이다.1 is a layout diagram of a conventional mask rom, and FIG. 2 is a circuit diagram showing a reference cell structure of a conventional mask rom.

제1도에서와 같이, 현재 마스크 ROM에서 이용되는 센스 앰프(2)는 디퍼렌셜 센스 앰프(Differential Sense Amplifier)로써 메모리셀(1)의 비트 라인 신호가 Y디코더(5)를 통하여 센스 앰프(2)에 입력이 되고 이를 비교하기 위한 리퍼런스 셀(3)과 더미 비트 라인(Dummy Bit Line)(4)의 신호가 센스 앰프(2)에 입력된다.As shown in FIG. 1, the sense amplifier 2 currently used in the mask ROM is a differential sense amplifier, and the bit line signal of the memory cell 1 is transferred through the Y decoder 5 to the sense amplifier 2. Signals from the reference cell 3 and the dummy bit line 4 for comparison are input to the sense amplifier 2.

리퍼런스 셀(3)은 주로 센스 앰프(2) 주변에 위치하고, 더미 비트 라인(4)은 메모리셀(1)의 주변부에 위치한다.The reference cell 3 is mainly located around the sense amplifier 2, and the dummy bit line 4 is located at the periphery of the memory cell 1.

상기와 같이 구성된 종래의 센스 앰프의 동작은 다음과 같다.The operation of the conventional sense amplifier configured as described above is as follows.

메모리셀(1)에서 나오는 신호가 Y디코더(5)를 거쳐서 센스 앰프(2)에 입력되면 이 신호를 리퍼런스 셀(3)의 전위 레벨과 비교하여 0 또는 1을 판단하게 된다. 이때 메모리셀(1)의 신호를 전달하는 비트라인과 Y디코더(5)에 의한 기생 커패시턴스가 리퍼런스 셀(3)과의 불일치를 일으켜 센스 앰프(2)가 오동작하는 경우를 발생시키게 된다.When the signal from the memory cell 1 is input to the sense amplifier 2 via the Y decoder 5, this signal is compared with the potential level of the reference cell 3 to determine 0 or 1. At this time, the parasitic capacitance of the bit line that transmits the signal of the memory cell 1 and the Y decoder 5 is inconsistent with the reference cell 3, causing the sense amplifier 2 to malfunction.

그러므로 이를 방지하기 위하여 리퍼런스 셀(3)과 메모리셀(1)간의 커패시턴스를 일치시키기 위해 리퍼런스 셀(3)쪽에 더미 비트라인(4)을 메모리셀(1)과 같이 구성하여 기생 커패시턴스를 보정하여 주게된다.Therefore, in order to prevent this, a dummy bit line 4 is formed as a memory cell 1 on the reference cell 3 side to correct the parasitic capacitance in order to match the capacitance between the reference cell 3 and the memory cell 1. do.

이 더미 비트라인(4)은 제2도에서와 같이, 비트라인에 연결된 셀로는 전류가 흐르지 않으며 다만 비트라인이 연결되는 부분의 커패시터만을 이용하게 된다.As shown in FIG. 2, the dummy bit line 4 does not flow current to the cell connected to the bit line, but only the capacitor of the portion where the bit line is connected.

리퍼런스 셀은 제2도에서와 같이, 더미 비트 라인(4)의 신호를 입력으로 하고 셀렉트라인(6)과 워드라인(7)에 의해 ON, OFF동작을 하는 복수개의 인핸스먼트 트랜지스터(8)가 직렬로 연결되어 있다.As shown in FIG. 2, the reference cell receives a signal of the dummy bit line 4, and a plurality of enhancement transistors 8 are turned on and off by the select line 6 and the word line 7. It is connected in series.

그러나, 상기와 같이 구성된 종래의 마스크 ROM의 리퍼런스 셀은 다음과 같은 문제점이 있었다.However, the reference cell of the conventional mask ROM configured as described above has the following problems.

메모리셀(1)에서 나오는 신호레벨은 선택된 메모리셀(1)의 위치에 따른 저항 및 커패시턴스에 의해 달라지게 된다. 반면에 리퍼런스 셀의 신호레벨은 항상 같은 값을 가지고 있게 된다. 그러므로 리퍼런스 셀의 신호레벨과 메모리셀의 신호레벨 간에 차이가 발생하게 되고, 이 차이에 의해 센스 앰프의 동작이 영향을 받게 되는 문제점이 있었다.The signal level coming out of the memory cell 1 varies depending on the resistance and capacitance depending on the position of the selected memory cell 1. On the other hand, the signal level of the reference cell always has the same value. Therefore, a difference occurs between the signal level of the reference cell and the signal level of the memory cell, and there is a problem that the operation of the sense amplifier is affected by this difference.

본 발명은 상기와 같은 종래의 마스크 ROM의 문제점을 해결하기 위하여 안출한 것으로써 리퍼런스 셀의 구조를 달리하여 센스 앰프의 동작을 안정화하기에 알맞은 반도체 소자의 리퍼런스 셀 구조를 제공하는데 그 목적이 있다.An object of the present invention is to provide a reference cell structure of a semiconductor device suitable for stabilizing the operation of a sense amplifier by varying the structure of a reference cell by solving the problems of the conventional mask ROM as described above.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 리퍼런스 셀 구조는 각각의 소스단자가 더미 비트 라인에 연결되고 제1 셀렉트라인에 게이트 단자가 공통으로 연결되는 제1 디플리션 트랜지스터와 제1 인핸스먼트 트랜지스터, 제2 셀렉트 라인에 게이트 단자가 연결되고 상기 제1 디플리션 트랜지스터에 소스단자가 접속되는 제2 인핸스먼트 트랜지스터와, 상기 제2 셀렉트 라인에 게이트단자가 연결되고 상기 제1 인해스먼트 트랜지스터에 소스 단자가 접속되는 제2 디플리션 트랜지스터와, 상기 제2 인핸스먼트 트랜지스터와 상기 제2 디플리션 트랜지스터에 각각 직렬접속되고 상기 메모리셀의 각각의 워드라인에 공통으로 게이트 단자가 접속되는 복수개의 디플리션 트랜지스터, 상기 복수개의 디플리션 트랜지스터의 마지막단에 접지단과 접속되도록 구성한 전류제한용 디플리션 트랜지스터를 포함하여 구성되는 리퍼런스 셀이 더미 비트 라인에 형성되는 것을 특징으로 한다.The reference cell structure of the semiconductor device of the present invention for achieving the above object is a first depletion transistor and a first enhancement in which each source terminal is connected to the dummy bit line and the gate terminal is commonly connected to the first select line. A transistor, a second enhancement transistor having a gate terminal connected to a second select line, and a source terminal connected to the first deflection transistor, and a gate terminal connected to the second select line, the first enhancement A second depletion transistor having a source terminal connected to the transistor, a series connection of the second enhancement transistor and the second depletion transistor, respectively, and a gate terminal connected to each word line of the memory cell in common; A plurality of depletion transistors, the ground terminal at the last end of the plurality of depletion transistors So that the reference cell is configured including a depletion transistor configure a current limiting is characterized in that formed on the dummy bit line.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 리퍼런스 셀 구조를 상세히 설명하면 다음과 같다.Hereinafter, a reference cell structure of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 리퍼런스 셀 구조를 상세히 설명하면 다음과 같다.Hereinafter, a reference cell structure of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명의 마스크롬의 레이아웃도이고 제4도는 본 발명의 마스크롬의 리퍼런스 셀 구조를 나타낸 회로도이다.3 is a layout diagram of a mask rom of the present invention, and FIG. 4 is a circuit diagram showing a reference cell structure of the mask rom of the present invention.

본 발명의 마스크롬의 리퍼런스 셀(22)은 센스 앰프(21)가 있는 곳이 아닌 더미 비트 라인(23)에 구성하게 된다. 리퍼런스 셀(22)은 각각의 소스단자가 더미 비트 라인(23)에 연결되고 제1 셀렉트라인(25a)에 게이트 단자가 공통으로 연결되는 제1 디플리션 트랜지스터(28a), 제1 인핸스먼트 트랜지스터(27a)와, 제2 셀렉트라인(25b)에 공통으로 게이트 단자가 연결되고 상기 제1 디플리션 트랜지스터(28a)에 소스단자가 접속되는 제2 인핸스먼트 트랜지스터(27b), 상기 제1 인핸스먼트 트랜지스터(27a)에 소스단자가 접속되는 제2 인핸스먼트 트랜지스터(27b), 상기 제1 인핸스먼트 트랜지스터(27a)에 소스단자가 접속되는 제2 디플리션 트랜지스터(28b)와, 상기 제2 인핸스먼트 트랜지스터(27a)와 제2 디플리션 트랜지스터(28b)에 각각 직렬 접속되고 메모리셀(20)의 각각의 워드라인에 공통으로 게이트 단자가 접속되는 복수개의 디플리션 트랜지스터와, 상기 디플리션 트랜지스터의 마지막 단에 리퍼런스 셀(22)에 흐르는 전류의 양을 조절하기 위해 접지단에 접속되어진 전류제한용 디플리션 트랜지스터를 포함하여 구성된다.The reference cell 22 of the mask rom of the present invention is configured in the dummy bit line 23 instead of the place where the sense amplifier 21 is located. The reference cell 22 includes a first deflection transistor 28a and a first enhancement transistor in which each source terminal is connected to the dummy bit line 23 and a gate terminal is commonly connected to the first select line 25a. A second enhancement transistor 27b and a first enhancement having a gate terminal connected to the second select line 25b in common and a source terminal connected to the first deflection transistor 28a. A second enhancement transistor 27b having a source terminal connected to the transistor 27a, a second deflection transistor 28b having a source terminal connected to the first enhancement transistor 27a, and the second enhancement A plurality of depletion transistors each connected in series to the transistor 27a and the second depletion transistor 28b and having a gate terminal connected to each word line of the memory cell 20 in common; Marge And a current limiting depletion transistor connected to the ground terminal for controlling the amount of current flowing through the reference cell 22 at the membrane end.

상기와 같이 구성된 본 발명의 리퍼런스 셀(22)은 비트 라인에 연결된 셀에서 셀렉트라인(25a)(25b)에 연결되는 4개의 트랜지스터 중에서 대각선 방향으로 2개의 트랜지스터만이 인핸스먼트 트랜지스터(27a)(27b)이고 나머지 직렬로 연결된 트랜지스터들은 모두 디플리션 트랜지스터(28a)(28b)이다. 이와 같이 구성함으로써 워드라인(26)이 메모리셀(20)을 선택할 때에도 계속 전류가 흐르게 된다. 그리고 상기 셀렉트라인(25a)(25b)에 접속된 4개의 트랜지스터(27a)(27b)(28a)(28b)의 동작에 의해서 전류의 흐름을 선택한다.In the reference cell 22 of the present invention configured as described above, only two transistors in a diagonal direction among the four transistors connected to the select lines 25a and 25b in the cell connected to the bit line are enhancement transistors 27a and 27b. And the remaining series-connected transistors are all depletion transistors 28a and 28b. In this way, the current continues to flow even when the word line 26 selects the memory cell 20. The flow of current is selected by the operations of the four transistors 27a, 27b, 28a and 28b connected to the select lines 25a and 25b.

그리고 본 발명의 센스앰프(21)에서 신호를 센싱할 때 리퍼런스 셀(22)의 전위레벨은 Y디코더(24)를 통하여 출력되는 메모리셀(20)에 연결된 비트라인의 LOW신호 레벨과 HIGH신호 레벨의 중간에 와야한다.When the signal is sensed by the sense amplifier 21 of the present invention, the potential level of the reference cell 22 is the LOW signal level and the HIGH signal level of the bit line connected to the memory cell 20 output through the Y decoder 24. Should come in the middle of.

따라서 메모리셀(20)의 신호레벨이 메모리셀(20)에 연결된 비트라인에 발생한 기생저항 및 기생 커패시턴스에 의해 달라질 경우 리퍼런스 셀(22)의 신호레벨도 같이 조절한다. 여기서 리퍼런스 셀(22)의 신호레벨의 조절은 전류제한용 디플리션 트랜지스터(29)가 리퍼런스 셀(22)에 흐르는 전류의 양을 조절하므로써 이루어진다.Therefore, when the signal level of the memory cell 20 is changed by the parasitic resistance and parasitic capacitance generated in the bit line connected to the memory cell 20, the signal level of the reference cell 22 is also adjusted. The signal level of the reference cell 22 is adjusted by adjusting the amount of current flowing through the reference cell 22 by the current limiting deflection transistor 29.

상기와 같은 본 발명의 반도체 소자의 리퍼런스 셀 구조는 비트라인의 기생 커패시턴스와 기생 저항 성분에 따라서 메모리셀의 신호레벨이 변할 때 메모리셀과 리퍼런스 셀의 신호레벨 간에 차이가 나는 것을 전류제한용 디플리션 트랜지스터(29)를 통해 리퍼런스 셀(22)의 전류양을 조절하고 리퍼런스 셀의 신호레벨을 조절하므로써 센스 앰프가 안정되게 동작하도록 할 수 있다.As described above, the reference cell structure of the semiconductor device according to the present invention has a difference between the signal levels of the memory cell and the reference cell when the signal level of the memory cell changes according to the parasitic capacitance of the bit line and the parasitic resistance component. The sense amplifier can be stably operated by adjusting the current amount of the reference cell 22 and the signal level of the reference cell through the shunt transistor 29.

또한 리퍼런스 셀을 더미 비트 라인에 구성하여 레이아웃상의 칩면적을 줄일 수 있다.In addition, reference cells can be configured in dummy bit lines to reduce chip area on a layout.

Claims (1)

복수개의 메모리셀과 더미 비트 신호를 출력하는 더미 비트 라인과 상기 메모리셀과 더미 비트 라인의 출력 신호를 입력으로 신호를 센싱하는 센스 앰프를 구비하여 형성된 마스크 ROM 반도체 소자에 있어서, 각각의 소자단자가 더미 비트 라인에 연결되고 제1 셀렉트라인에 게이트 단자가 공통으로 연결되는 제1 디플리션 트랜지스터와 제1 인핸스먼트 트랜지스터, 제2 셀렉트 라인에 게이트 단자가 연결되고 상기 제1 디플리션 트랜지스터에 소스단자가 접속되는 제2 인핸스먼트 트랜지스터와, 상기 제2 셀렉트 라인에 게이트단자가 연결되고 상기 제1 인핸스머트 트랜지스터에 소스 단자가 접속되는 제2 디플리션 트랜지스터와, 상기 제2 인핸스먼트 트랜지스터와 상기 제2 디플리션 트랜지스터에 각각 직렬접속되며 상기 메모리셀의 각각의 워드라인에 공통으로 게이트 단자가 접속되는 복수개의 디플리션 트랜지스터, 상기 복수개의 디플리션 트랜지스터의 마지막단에 접지단과 접속되도록 구성한 전류제한용 디플리션 트랜지스터를 포함하여 구성되는 리퍼런스 셀이 더미 비트 라인에 형성되는 것을 특징으로 하는 반도체 소자의 리퍼런스 셀 구조.In a mask ROM semiconductor device having a plurality of memory cells and a dummy bit line for outputting a dummy bit signal, and a sense amplifier for sensing a signal as an input signal of the output signal of the memory cell and the dummy bit line, each device terminal A first depletion transistor, a first enhancement transistor, a gate terminal connected to a second bit line, and a source terminal connected to the dummy bit line and having a gate terminal connected to the first select line in common. A second enhancement transistor having a terminal connected thereto, a second deflection transistor having a gate terminal connected to the second select line and a source terminal connected to the first enhancement transistor, the second enhancement transistor and the Connected in series to a second depletion transistor, each word line of the memory cell; A reference cell including a plurality of depletion transistors commonly connected to gate terminals and a current limiting depletion transistor configured to be connected to a ground terminal at a last end of the plurality of depletion transistors is formed in a dummy bit line A reference cell structure of a semiconductor device, characterized by the above-mentioned.
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