KR0155885B1 - Thin film transistor of static ram cell & its making method - Google Patents
Thin film transistor of static ram cell & its making methodInfo
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Abstract
본 발명은 박막 트랜지스터의 누설전류를 감소시킬 수 있는 스태틱 램 셀의 박막 트랜지스터 및 그 제조방법에 관해 게시한다. 스태틱 램 셀의 부하 소자로서 이용되는 박막트랜지스터는 벌크(bulk) 모스(MOS) 트랜지스터에 비해 비교적 누설전류가 많이 흐른다. 그러나 본 발명에 따라 박막 트랜지스터의 게이트 전극 측벽에 스페이스 절연막을 형성함으로써 그 후 게이트 절연막 형성 후 게이트 도전층 측벽의 게이트 절연막의 두께가 게이트 도전층 위의 게이트 절연막의 두께 보다 더 두껍게 하되 그 두께가 일정하도록 형성함으로써 수평전계(lateral electric field) 값을 낮추어 박막 트랜지스터의 오프상태(off-state)의 누설전류를 감소시킬 수 있다.The present invention discloses a thin film transistor of a static RAM cell capable of reducing the leakage current of the thin film transistor and a method of manufacturing the same. The thin film transistor used as a load element of a static RAM cell has a relatively high leakage current compared to a bulk MOS transistor. However, according to the present invention, a space insulating film is formed on the sidewall of the gate electrode of the thin film transistor so that the thickness of the gate insulating film on the sidewall of the gate conductive layer is thicker than the thickness of the gate insulating film on the gate conductive layer after the gate insulating film is formed. In order to reduce the lateral electric field, the leakage current in the off-state of the thin film transistor can be reduced.
Description
제1도는 박막 트랜지스터(Thin Film Transistor)를 부하소자로 갖는 스태틱 램 셀의 등가회로도이다.1 is an equivalent circuit diagram of a static RAM cell having a thin film transistor as a load element.
제2도는 종래기술에 의한 박막 트랜지스터의 단면도이다.2 is a cross-sectional view of a thin film transistor according to the prior art.
제3도는 본 발명에 의한 박막 트랜지스터의 단면도이다.3 is a cross-sectional view of a thin film transistor according to the present invention.
제4도 내지 11도는 상기 제 3도의 박막 트랜지스터를 형성하는 단계를 도시한 단면도들이다.4 through 11 are cross-sectional views illustrating a step of forming the thin film transistor of FIG.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 스태틱 램 셀의 부하 소자로 채용하는 박막 트랜지스터 (Thin Film Transistor) 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a thin film transistor and a method for manufacturing the same as a load element of a static RAM cell.
최근 고저항 부하 소자 대신에 박막 트랜지스터를 부하 소자로 사용하는 스태틱 램이 개발되어 왔다. 이러한 박막 트랜지스터를 이용한 스태틱 램 셀(cell)은 고속화, 고집적화, 저전압화에 대한 요구를 만족시키기 위하여 낮은 대기 전력, 저전압 하에서 셀 안전성 및 소프트 에러에 대한 내성 등 장점들을 구비하여 차세대 셀로서 많이 이용될 가능성을 가지고 있다. 그런데 고집적 스태틱 램 셀의 부하소자로 이용되고 있는 P-채널 박막 트랜지스터는 동작 상태에서의 높은 전류와 정지 상태에서의 낮은 누설전류를 요구한다. 그래야 안정된 데이터 유지 능력과 낮은 대기 소비전류(stand-by current)를 만족시킬 수 있다.Recently, a static RAM using a thin film transistor as a load device has been developed instead of a high resistance load device. In order to satisfy the demand for high speed, high integration, and low voltage, a static RAM cell using such a thin film transistor has many advantages such as low standby power, cell safety under low voltage, and resistance to soft errors. Has the potential. However, P-channel thin film transistors used as load elements of highly integrated static RAM cells require high current in the operating state and low leakage current in the stationary state. This ensures stable data retention and low stand-by current.
다음은 스태틱 램 셀의 부하소자로 채용되고 있는 종래의 박막 트랜지스터에 관해 설명한다.The following describes a conventional thin film transistor that is employed as a load element of a static RAM cell.
제1도는 박막 트랜지스터를 이용한 스태틱 램 셀의 등가 회로도이다. 구체적으로, 스태틱 램은 상기 셀을 수 백만 개 집적하여 형성된다. 그 중 하나의 스태틱 램 셀은 네 개의 n채널 트랜지스터와 두 개의 p채널 트랜지스터를 포함한다. 이때 상기 P채널 트랜지스터는 상기 n 채널 트랜지스터에 대한 부하로서 작용하기 때문에 부하 트랜지스터(5,7)라고 부르고, 상기 n 채널 트랜지스터는 구동 트랜지스터(9,11) 및 전송 트랜지스터(13,15)로 동작한다. 또한, 박막 트랜지스터를 채용한 스태틱 램 셀에서 상기 n 채널 트랜지스터(9,11,13,15)는 반도체 기판에 형성한 기판 트랜지스터이고, 상기 p 채널 트랜지스터(5,7)는 박막 트랜지스터의 구조를 가진다. 그리고 전송 트랜지스터(13,15)의 게이트에는 워드 라인(3), 드레인에는 비트 라인(1)이 각각 연결되어 있다.1 is an equivalent circuit diagram of a static RAM cell using a thin film transistor. Specifically, the static RAM is formed by integrating millions of cells. One of the static RAM cells includes four n-channel transistors and two p-channel transistors. At this time, since the P-channel transistor acts as a load on the n-channel transistor, it is called a load transistor (5, 7), and the n-channel transistor acts as a driving transistor (9, 11) and a transfer transistor (13, 15). . In the static RAM cell employing a thin film transistor, the n-channel transistors 9, 11, 13, and 15 are substrate transistors formed on a semiconductor substrate, and the p-channel transistors 5 and 7 have a structure of a thin film transistor. . The word lines 3 are connected to the gates of the transfer transistors 13 and 15, and the bit lines 1 are connected to the drains thereof.
제 2도는 종래기술에 의한 박막 트랜지스터의 단면을 나타낸다. 구체적으로, 반도체 기판(21) 위에 박막 트랜지스터를 형성하기 위한 패트 절연막(23)이 있다. 상기 패드 절연막(23) 위에 게이트 전극(26), 게이트 절연막(28) 및 도전층(35)이 순서대로 적층되어 있다. 상기 게이트 절연막(28)은 박막 트랜지스터(이하 TFT라 약함)의 ON 전류 및 ON/OFF 전류 스위칭(switching) 특성을 좋게 하기 위하여 통상 얇게 게이트 도전층 위에 적층을 이루어 증착된다. 따라서 이와 같은 TFT가 갖는 구조상 게이트 도전층 상의 게이트 절연막 두께와 게이트 도전층측벽의 게이트 절연막의 두께가 같아서 게이트 도전층의 끝부분과 TFT 채널 드레인 사이의 얇은 게이트 절연층으로 인해 OFF 상태에서 높은 수평전계가 형성되어 많은 누설 전류가 흐르게 된다.2 shows a cross section of a thin film transistor according to the prior art. Specifically, there is a pad insulating film 23 for forming a thin film transistor on the semiconductor substrate 21. The gate electrode 26, the gate insulating film 28, and the conductive layer 35 are stacked in this order on the pad insulating film 23. The gate insulating film 28 is usually deposited in a thin layer on the gate conductive layer in order to improve the ON current and ON / OFF current switching characteristics of the thin film transistor (hereinafter, referred to as TFT). Therefore, due to the structure of the TFT, the thickness of the gate insulating film on the gate conductive layer and the gate insulating film on the sidewall of the gate conductive layer are the same. Is formed so that a lot of leakage current flows.
따라서 본 발명의 목적은 누설 전류를 감소시킬 수 있는 스태틱 램 셀의 박막 트랜지스터를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a thin film transistor of a static ram cell capable of reducing leakage current.
본 발명의 다른 목적은 상기 박막 트랜지스터의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing the thin film transistor.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판과, 상기 반도체 기판상에 형성된 패드 절연막과, 상기 패드 절연막상에 형성된 게이트 전극과, 상기 게이트 전극의 측벽에 두께가 일정하게 형성된 스페이스 절연막과, 상기 게이트 전극과 스페이스 절연막을 덮고 있으면서 상기 스페이스 절연막보다 그 두께가 더 얇게 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 도전층 및 상기 스페이스 절연막 측면에 위치하면서 상기 도전층에 형성된 소오스와 드레인을 구비하는 것을 특징으로 하는 스태틱 램 셀의 박막 트랜지스터를 제공한다.In order to achieve the above object, the present invention provides a semiconductor substrate, a pad insulating film formed on the semiconductor substrate, a gate electrode formed on the pad insulating film, a space insulating film having a constant thickness on the sidewall of the gate electrode, A gate insulating film covering the gate electrode and the space insulating film and having a thickness thinner than that of the space insulating film, a conductive layer formed on the gate insulating film, and a source and a drain formed on the side surface of the space insulating film, A thin film transistor of a static ram cell is provided.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 패드 절연막을 형성하는 단계와, 상기 패드 절연막상에 제 1 도전층을 형성하는 단계와, 사진식각공정에 의해 제1절연막과 제1도전층을 패터닝하여 게이트전극을 형성하는 단계 및 게이트전극 위의 제1절연막을 산화방지막으로하여 게이트 전극의 측벽부분을 선별적으로 산화시켜 게이트 측벽에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 스태틱 램 셀의 박막 트랜지스터의 제조방법을 제공한다.In order to achieve the above another object, the present invention provides a method of forming a pad insulating film on a semiconductor substrate, forming a first conductive layer on the pad insulating film, and performing a photolithography process on the first insulating film and the first conductive layer. Patterning the layer to form a gate electrode, and selectively oxidizing the sidewall portion of the gate electrode using the first insulating film on the gate electrode as an anti-oxidation film to form an insulating film on the gate sidewall. A method of manufacturing a thin film transistor of a ram cell is provided.
그리고 바람직하게는 상기 제 1절연막를 제거하는 단계와, 상기 기판 전면에 제2 절연막을 형성하는 단계와 상기 제 2 절연막상에 제 2 도전층을 형성하는 단계 및 상기 제 2 도전층을 패터닝하여 박막트랜지스터의 채널 전극을 형성하고 채널소오스와 채널드레인을 형성하는 단계를 더 포함한다.And preferably, removing the first insulating layer, forming a second insulating layer on the entire surface of the substrate, forming a second conductive layer on the second insulating layer, and patterning the second conductive layer. Forming a channel electrode and forming a channel source and a channel drain.
또한, 상기 제 2 절연막의 두께는 500∼700Å으로 형성하고, 상기 제 3 절연막은 고온열산화막으로 형성하되, 그 두께는 500Å 이하로 형성한다. 상기 제 1 도전층은 폴리시리콘막으로, 제 2 도전층은 비정질실리콘막으로 형성하며, 상기 제 1 도전층의 두께는 1000Å 이상으로, 상기 제 2 도전층의 두께는 500Å 이하로 형성한다. 또한, 상기 제 1 절연막은 실리콘질화막(SiN)으로 형성한다.In addition, the thickness of the second insulating film is formed from 500 to 700 kPa, and the third insulating film is formed of a high temperature thermal oxide film, the thickness is formed to 500 kPa or less. The first conductive layer is formed of a polysilicon film, the second conductive layer is formed of an amorphous silicon film, the thickness of the first conductive layer is 1000 kPa or more, and the thickness of the second conductive layer is 500 kPa or less. In addition, the first insulating film is formed of a silicon nitride film (SiN).
상기 본 발명에 의하여 박막 트랜지스터의 누설전류를 감소시킬 수 있다.According to the present invention, it is possible to reduce the leakage current of the thin film transistor.
다음은 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Next, the present invention will be described in detail with reference to the accompanying drawings.
제 4도 내지 제 11도는 본 발명에 의한 박막 트랜지스터를 제조하는 단계를 나타낸다.4 to 11 show a step of manufacturing a thin film transistor according to the present invention.
제 4도는 반도체 기판(51)상에 패드 절연막(53)을 형성하는 단계를 나타낸다. 박막 트랜지스터를 형성하기 위해서는 먼저 반도체 기판상(51)에 스태틱 램 셀의 드라이브 트랜지스터, 패스 트랜지스터, Vss 라인 및 워드 라인을 형성한다. 그리고 그 위에 박막 트랜지스터의 형성을 위해 패드 절연막(53)을 형성한다.4 shows the step of forming the pad insulating film 53 on the semiconductor substrate 51. In order to form a thin film transistor, a drive transistor, a pass transistor, a Vss line, and a word line of a static RAM cell are first formed on a semiconductor substrate 51. The pad insulating film 53 is formed thereon to form the thin film transistor.
제5도는 상기 패드 절연막(53)상에 제 1 도전층(55)을 형성하는 단계를 나타낸다. 박막 트랜지스터의 게이트 전극을 형성하기 위해 제 1 도전층(55)을 도포하는데, 그 재료는 폴리실리콘막이며 그 두께는 1000Å 정도가 되도록 형성한다.5 illustrates forming a first conductive layer 55 on the pad insulating layer 53. In order to form the gate electrode of the thin film transistor, the first conductive layer 55 is applied. The material is a polysilicon film and is formed to have a thickness of about 1000 GPa.
제 6도는 상기 제 1 도전층(55) 위에 제 1절연막(57)을 형성하는 단계를 나타낸다. 박막 트랜지스터의 게이트 전극 형성을 위한 식각 마스크로 이용하기 위해 상기 제 1 절연막(57)을 형성하며 상기 제 1절연막(57)은 실리콘질화막(SiN)으로 형성한다.6 illustrates forming a first insulating layer 57 on the first conductive layer 55. The first insulating layer 57 is formed to be used as an etch mask for forming a gate electrode of the thin film transistor, and the first insulating layer 57 is formed of silicon nitride (SiN).
제 7도는 게이트 전극(55a)을 형성하는 단계를 나타낸다. 사진식각공정에 의해 제 1절연막(57) 및 제 1 도전층(55)을 동시 식각하여 게이트전극상에 제 1 절연막이 적층된 구조의 패턴이 형성된다.7 shows forming the gate electrode 55a. By a photolithography process, the first insulating layer 57 and the first conductive layer 55 are simultaneously etched to form a pattern in which the first insulating layer is stacked on the gate electrode.
제 8도는 상기 게이트 전극(55a) 측벽에 스페이스 절연막(61)을 형성하는 단계를 나타낸다. 상기 게이트 전극(55a)을 이루고 있는 폴리실리콘을 열산화시켜 스페이스 절연막(61)을 성장시킨다. 상기 스페이스 절연막(61)은 그 두께가 일정하도록 성장되며 그 두께는 500∼700Å으로 형성한다.8 illustrates forming a space insulating layer 61 on sidewalls of the gate electrode 55a. The polysilicon constituting the gate electrode 55a is thermally oxidized to grow the space insulating layer 61. The space insulating film 61 is grown so that the thickness thereof is constant, and the thickness thereof is formed to be 500 to 700 GPa.
제 9도는 제1 절연막 패턴(57a)을 제거하는 단계를 나타낸다.9 shows a step of removing the first insulating film pattern 57a.
제 10도는 제 9도의 결과물 위에 제 3절연막(63)을 형성하는 단계를 나타낸다. 제3절연막(63)은 고온산화막(High Temperature Oxide)으로 구성하며 그 두께는 500Å 이하가 되도록 형성한다.10 illustrates forming a third insulating layer 63 on the resultant product of FIG. The third insulating film 63 is formed of a high temperature oxide film and its thickness is 500 Å or less.
제 11도는 제 2 도전층(65)을 형성하는 단계를 나타낸다. 상기 제3 절연막(63)상에 비정질실리콘으로 구성된 제 2 도전층(65)을 도포하며, 그 두께는 500Å 이하가 되도록 형성한다. 다음에 제 2 도전층(65)을 패터닝하여 소오스 및 드레인을 형성한다.11 shows forming the second conductive layer 65. A second conductive layer 65 made of amorphous silicon is coated on the third insulating film 63, and the thickness thereof is formed to be 500 Å or less. Next, the second conductive layer 65 is patterned to form a source and a drain.
상술한 바와 같이 게이트 전극 측벽에 형성된 스페이스 절연막을 게이트 전극상에 형성된 게이트 절연막보다 그 두께를 더 두껍게 형성하되 그 두께가 일정하도록 형성함으로써 수평전계(lateral electric field)값을 낮추어 박막 트랜지스터의 오프상태(off-state)의 누설전류를 감소시킬 수 있다.As described above, the thickness of the space insulating film formed on the sidewall of the gate electrode is formed to be thicker than that of the gate insulating film formed on the gate electrode, but the thickness of the spacer insulating film is formed to be constant so that the value of the lateral electric field is lowered. off-state leakage current can be reduced.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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