KR0155095B1

KR0155095B1 - Signal level harmony circuit for bias control

Info

Publication number: KR0155095B1
Application number: KR1019950033446A
Authority: KR
Inventors: 심용덕
Original assignee: 배순훈; 대우전자주식회사
Priority date: 1995-09-30
Filing date: 1995-09-30
Publication date: 1998-12-15
Also published as: KR970017129A

Abstract

본 발명은 씨알티 컷-오프 바이어스 회로를 콘트롤하는데 있어서, R.G.B신호레벨을 동조회시켜 디지탈 콘트롤을 수행할 수 있도록 한 바이어스 조절을 위한 신호레벨 동조화 회로에 관한 것으로, 비디오 신호를 일정레벨로 증폭시키는 비디오 프리 앰프(10)와, 상기 비디오 프리 앰프(10)의 신호를 완충시키는 버퍼(20)와, 상기 버퍼(20)를 통하여 완충된 신호를 다시 일정레벨로 증폭시켜 씨알티(60)로 출력시키는 비디오 출력 앰프(30)와, 상기 비디오 출력 앰프(30)의 바이어스를 조절하는 바이어스 조절회로(40)를 구비하여 구성되는 모니터의 바이어스 조절을 위한 신호레벨 동조화 회로에 있어서, 상기 버퍼(20)의 트랜지스터(Q1)베이스 입력단에, 입력되는 수평 블랭킹 신호를 반전 및 증폭시켜 상기 트랜지스터(Q1)의 베이스로는 동일한 R.G.B신호가 입력되도록 하는 수평 블랭킹 출력 회로(70)를 더 구비하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal level tuning circuit for bias adjustment that enables digital control by tuning the RGB signal level in controlling the CALTI cut-off bias circuit. The video preamplifier 10, the buffer 20 for buffering the signal of the video preamplifier 10, and the buffered signal through the buffer 20 are amplified again to a predetermined level and output to the STI 60. In the signal level tuning circuit for bias adjustment of the monitor comprising a video output amplifier 30 to adjust the bias of the video output amplifier 30, the bias control circuit 40, the buffer 20 Inverts and amplifies the horizontal blanking signal input to the transistor Q1 base input terminal so that the same RGB signal is input to the base of the transistor Q1. Further comprising a horizontal blanking output circuit 70.

Description

Signal Level Tuning Circuit for Bias Control

제1도는 종래 R.G.B 바이어스 조절을 위한 블럭도.1 is a block diagram for conventional R.G.B bias adjustment.

제2도는 본 발명에 따른 바이어스 조절을 위한 신호레벨 동조화 회로도.2 is a signal level tuning circuit diagram for bias adjustment according to the present invention.

제3도는 본 발명의 비디오 프리 엠프로부터 출력되는 R.B.G신호의 파형도.3 is a waveform diagram of an R.B.G signal output from a video preamp of the present invention.

제4도는 본 발명에 의한 R.G.B신호의 파형도.4 is a waveform diagram of an R.G.B signal according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 비디오 프리 앰프 20 : 버퍼부10: video preamplifier 20: buffer unit

30 : 비디오 출력 앰프 40 : 바이어스 조절회로30: video output amplifier 40: bias control circuit

60 : 씨알티 70 : 수평블랭킹 신호출력부60: CL 70: Horizontal blanking signal output

80 : 스피드 업무 90 : 동조화 회로부80: speed work 90: synchronization circuit

100 : 동기펄스 출력부 Q1,Q2 : 트랜지스터100: synchronous pulse output unit Q1, Q2: transistor

R1-R7 : 저항 D1 : 다이오드R1-R7: Resistor D1: Diode

C1 : 캐패시터C1: Capacitor

본 발명은 모니터에 관한 것으로, 특히 OSD용 마이컴을 사용하여 씨알티 컷-오프 바이어스 회로를 콘트롤하는데 있어서, R.G.B신호레벨을 동조화시켜 디지털 콘트롤을 수행할 수 있도록 한 바이어스 조절을 위한 신호레벨 동조화 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a monitor, and more particularly to a signal level tuning circuit for bias adjustment that enables digital control by synchronizing the RGB signal levels in controlling the CT cut-off bias circuit using an OSD microcomputer. It is about.

종래의 모니터에 있어서, 바이어스 조절을 위한 신호레벨 동조화 회로는 제1도에 도시된 바와같이 비디오 신호를 일정레벨로 증폭시키는 비디오 프리 앰프(1)와, 상기 비디오 프리 앰프(1)의 신호를 완충시키는 버퍼(2)와, 상기 버퍼(2)를 통하여 완충된 신호를 다시 일정레벨로 증폭시켜 씨알티(6)로 출력시키는 비디오 출력 앰프(3)와, 상기 비디오 출력 앰프(3)의 바이어스를 조절하는 바이어스 조절회로(4)와, 상기 바이어스 조절회로(4)의 R.G.B신호 레벨을 동조화시켜 비디오 신호의 바이어스를 조절하기 위한 신호레벨 동조화 회로(5)로 구성되었다.In a conventional monitor, a signal level tuning circuit for bias adjustment buffers a video preamplifier (1) for amplifying a video signal to a predetermined level, as shown in FIG. 1, and buffers the signal of the video preamplifier (1). A buffer 2, a video output amplifier 3 for amplifying the buffered signal through the buffer 2 to a predetermined level and outputting the signal to the STI 6, and a bias of the video output amplifier 3 A bias adjustment circuit 4 for adjusting and a signal level tuning circuit 5 for adjusting the bias of the video signal by synchronizing the RGB signal levels of the bias adjustment circuit 4.

도면중 미설명 부호 C0는 AC 커플링용 캐패시터, R0는 씨알티 임피던스 매칭용 저항, SG는 스파크 갭이다.In the figure, reference numeral C0 denotes a capacitor for AC coupling, R0 denotes a resistor for matching to impedance, and SG denotes a spark gap.

이와 같이 구성된 종래 회로에 있어서는, 비디오 프리 앰프(1)에 의해 R.G.B 신호가 일차적으로 증폭되고, 버퍼(2)를 통하여 완충된 후 다시 비디오 출력 앰프(3)를 통하여 이차적으로 증폭되어 씨알티(6)로 출력되는데, 이 때 신호레벨 동조화 회로(5)에 의해 바이어스 조절회로(4)가 신호의 DC레벨을 조절하여 주었다.In the conventional circuit configured as described above, the RGB signal is first amplified by the video preamplifier 1, buffered through the buffer 2, and then secondarily amplified again through the video output amplifier 3, and the STI (6). In this case, the bias level adjusting circuit 4 adjusts the DC level of the signal by the signal level tuning circuit 5.

그러나 상기와 같은 종래의 바이어스 조절 회로에 있어서는, R.G.B의 바이어스가 가변 저항에 의해 조정됨에 따라, 비디오 출력회로를 바이어스 조절할 때에는 R.G.B신호가 신호레벨 동조화 회로(5)와 믹싱하여 사용할 수 있었지만, 마이컴에서 콘트롤하는 DC전압으로 바이어스 회로를 구성할 경우 출력단에서의 신호레벨 동조화 회로(5)를 사용할 수 없게 되어, 그린 온 동기입력시 신호레벨 차이로 인하여 바이어스를 조정할 때 R.G.B신호레벨 차이가 발생됨으로써, 바이어스를 조정하기가 어려운 문제가 있었다.However, in the conventional bias control circuit as described above, since the bias of the RGB is adjusted by the variable resistor, the RGB signal can be used by mixing with the signal level tuning circuit 5 when biasing the video output circuit. When the bias circuit is configured with the DC voltage to be controlled, the signal level synchronization circuit 5 at the output stage cannot be used, and the RGB signal level difference is generated when the bias is adjusted due to the signal level difference during the green on synchronous input. There was a problem that was difficult to adjust.

본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 비디오 프리앰프와 비디오 출력앰프 사이에 접속된 버퍼에 수평 블랭킹 신호 출력부를 더 구비하여 R.G.B신호레벨을 동조화시킴으로서, 디지털 콘트롤을 수행할 수 있는 바이어스 조절을 위한 신호레벨 동조화 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem, and further includes a horizontal blanking signal output unit in a buffer connected between the video preamplifier and the video output amplifier to synchronize the RGB signal level, thereby enabling digital control to be performed. Its purpose is to provide a signal level tuning circuit for adjustment.

이와 같은 목적을 달성하기 위한 본 발명은, 비디오 신호를 일정레벨로 증폭시키는 비디오 프리앰프와, 상기 비디오 프리 앰프의 신호를 완충시키는 버퍼와, 상기 버퍼를 통하여 완충된 신호를 다시 일정레벨로 증폭시켜 씨알티로 출력시키는 비디오 출력 앰프와, 상기 비디오 출력 앰프의 바이어스를 조절하는 바이어스 조절회로를 구비하여 구성되는 모니터의 바이어스 조절을 위한 신호레벨 동조화 회로에 있어서, 상기 버퍼에 동기 기간동안 각각의 R.G.B신호에 수평 블랭킹 신호를 인가해 줄 수 있는 동조화 회로부를 더 구비하여 구성한 것에 그 특징이 있다.In order to achieve the above object, the present invention provides a video preamplifier for amplifying a video signal to a predetermined level, a buffer for buffering a signal of the video preamplifier, and amplifying the buffered signal through the buffer to a predetermined level. A signal level synchronization circuit for bias adjustment of a monitor, comprising a video output amplifier for outputting to a CALTI and a bias adjustment circuit for adjusting a bias of the video output amplifier, wherein each RGB signal is synchronized with the buffer during a synchronization period. It is characterized by further comprising a tuning circuit section capable of applying a horizontal blanking signal.

본 발명의 구성상의 바람직한 하나의 특징은, 상기 동조화 회로부가 입력되는 수평블랭킹 신호를 스피드 업시키는 스피드 업부와, 상기 스피드 업부를 통하여 입력되는 신호가 R.G.B신호와 믹싱되도록 반전 및 증폭출력시키는 수평 블랭킹 신호출력부를 구비하여 구성한 것에 있다.One preferable feature of the configuration of the present invention is a speed up unit for speeding up the horizontal blanking signal input to the synchronization circuit unit, and a horizontal blanking signal for inverting and amplifying and outputting the signal input through the speed up unit to be mixed with the RGB signal. It is comprised with the output part.

이와 같은 본 발명에 의하면, 비디오 프리 앰프로 출력되는 R.G.B신호에 동기기간동안 동일한 수평 블랭킹 신호를 인가하여, R.G.B.신호레벨을 동조화시킴으로써 디지털 콘트롤을 수행할 수 있게 되는 것이다.According to the present invention, digital control can be performed by applying the same horizontal blanking signal to the R.G.B signal output to the video preamplifier during the synchronization period and synchronizing the R.G.B.signal level.

이하, 본 발명 바이어스 조절을 위한 신호레벨 동조화 회로의 바람직한 실시예를 첨부된 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of the signal level tuning circuit for adjusting the bias of the present invention will be described in detail with reference to the accompanying drawings.

먼저 제2도는 본 발명의 회로도로, 비디오 신호를 일정레벨로 증폭시키는 비디오 프리 앰프(10)와, 상기 비디오 프리 앰프(10)의 신호를 완충시키는 트랜지스터(Q1) 및 저항(R1-R4)으로 이루어진 버퍼부(20)와, 상기 버퍼부(20)를 통하여 완충된 신호를 다시 일정레벨로 증폭시켜 씨알티(60)로 출력시키는 비디오 출력앰프(30)와, 상기 비디오 출력앰프(30)의 바이어스를 조절하는 바이어스 조절회로(40)로 구성된 모니터의 바이어스 조절을 위한 신호레벨 동조화 회로에 있어서, 상기 버퍼부(20)를 구성하고 있는 트랜지스터(Q1)의 베이스 입력단으로 수평블랭킹 신호를 R.G.B신호와 합성시키기 위한 동조화 회로부(90)를 더 마련하여 이루어진다.2 is a circuit diagram of the present invention, which includes a video preamplifier 10 for amplifying a video signal to a predetermined level, a transistor Q1 and a resistor R1-R4 for buffering a signal of the video preamplifier 10. The buffer unit 20 and the video output amplifier 30 for amplifying the buffered signal through the buffer unit 20 to a predetermined level and outputting to the STI 60 and the video output amplifier 30 In a signal level tuning circuit for bias adjustment of a monitor composed of a bias adjustment circuit 40 for adjusting a bias, a horizontal blanking signal is converted into an RGB signal to a base input terminal of a transistor Q1 constituting the buffer unit 20. The synchronizing circuit section 90 is further provided for synthesis.

그리고 이 동조화 회로부(90)는, 입력되는 수평블랭킹 신호를 스프드 업시키는 캐패시터(C1) 및 저항(R5)으로 이루어진 스피드 업부(80)와, 상기 스피드 업부(80)를 통한 수평 블랭킹 신호를 반전 및 증폭시켜 R.G.B신호와 합성토록 하기 위해 트랜지스터(Q2)와 다수의 바이어스 저항(R6)(R7) 및 바이어스 매칭용 다이오드(D1)로 구성된 수평 블랭킹 신호출력부(70)로 이루어지며, 상기 스피드 업부(80)로 인가되는 소정펄스폭의 펄스신호는 수평주기와 동일하도록 동기펄스 출력부(100)에 의해 공급된다.The synchronizing circuit unit 90 inverts the speed up unit 80 including the capacitor C1 and the resistor R5 to spread up the input horizontal blanking signal, and inverts the horizontal blanking signal through the speed up unit 80. And a horizontal blanking signal output unit 70 including a transistor Q2, a plurality of bias resistors R6, R7, and a bias matching diode D1 to amplify and synthesize the RGB signal. The pulse signal having a predetermined pulse width applied to 80 is supplied by the synchronous pulse output unit 100 to be equal to the horizontal period.

이와 같이 구성된 본 발명은 통상적으로 본체와 모니터간의 신호 연결 수단으로 디-서브(D-SUB)와 BNC를 사용하고 있으며, 상기 디-서브는 신호 특성이 나쁘기 때문에 대형 모니터일수록 신호 특성이 좋은 BNC를 사용하고 있다.The present invention configured as described above typically uses a de-sub (D-SUB) and a BNC as a signal connection means between the main body and the monitor. Since the de-sub has a poor signal characteristic, a larger monitor has a better signal characteristic than a BNC. I use it.

이러한 BNC에 있어서, R단자. G단자. B단자, 수평동기신호(H)입력단자, 수직동기신호(V)입력단자의 5개 단자로 각각의 신호를 전달하는데, 이와 같이 5개의 단자를 사용하면 자리를 많이 차지하기 때문에, R단자. G단자. B단자는 그대로 사용하고 수평동기신호(H)와 수직동기신호(V)를 하나의 단자를 사용하여 전달하거나, 또는 R단자. B단자는 그대로 사용하고 G단자에 수평동기신호(H)와 수직동기 신호(V)를 같이 전달하는 방법을 사용하고 있다.In this BNC, the R terminal. G terminal. The signals are transmitted to the five terminals of the B terminal, the horizontal synchronous signal (H) input terminal, and the vertical synchronous signal (V) input terminal. When the five terminals are used in this way, they occupy a lot of space. G terminal. Terminal B is used as it is, and the horizontal synchronous signal (H) and the vertical synchronous signal (V) are transmitted using one terminal, or the R terminal. The terminal B is used as it is, and a method of transmitting the horizontal synchronous signal H and the vertical synchronous signal V to the G terminal is used.

따라서, 비디오 프리 앰프(10)로부터 버퍼부(20)로 출력되는 R.G.B신호의 전달파형은 제3도와 같이 G신호의 레벨이 다르게 전달되기 때문에 신호 특성이 나빠지게 된다.Therefore, the transmission waveform of the R.G.B signal output from the video preamplifier 10 to the buffer unit 20 is poor in signal characteristics because the level of the G signal is transmitted differently as shown in FIG.

한편 동기펄스 출력부(100)로부터 공급되는 펄스신호는, 스피드 업부(80)의 스피드저항(R5)으로부터 캐패시터(C1)의 양단전압을 상승시키기 때문에 상기한 펄스신호가 빠르게 수평 블랭킹 신호출력부(70)의 트랜지스터(Q2)로 입력되고 있으며, 이때 NPN형으로 이루어진 트랜지스터(Q2) 및 다수의 바이어스 저항(R6, R7)에 의해 펄스신호는 일정레벨로 반전증폭됨에 따라, 제4도와 같이 원래의 R.G.B신호에 수평 블랭킹 신호가 믹싱되어 출력된다. 그리고 이때 출력되는 믹싱신호는 상기 버퍼부(20)의 트랜지스터(Q1)로 입력되어, 이 트랜지스터(Q1)를 통해 출력되는 R.G.B신호의 레벨은 동일하게 되는 것이다.On the other hand, since the pulse signal supplied from the synchronous pulse output unit 100 raises the voltage between the capacitor C1 from the speed resistor R5 of the speed up unit 80, the above-mentioned pulse signal is rapidly removed from the horizontal blanking signal output unit ( 70 is inputted to the transistor Q2, and the pulse signal is inverted and amplified to a predetermined level by the transistor Q2 made of the NPN type and the plurality of bias resistors R6 and R7. The horizontal blanking signal is mixed with the RGB signal and output. At this time, the output mixing signal is input to the transistor Q1 of the buffer unit 20, and the level of the R.G.B signal output through the transistor Q1 is the same.

즉, 비이어스 조절을 위한 신호레벨 동조화 신호를 출력시킬 수 있게 되는 것이다.That is, it is possible to output a signal level synchronization signal for adjusting the bias.

이상에서 설명한 바와 같은 본 발명은, OSD용 마이컴을 사용하여 씨알티 컷-오프 바이어스 회로를 디지털로 콘트롤을 할 경우, R.G.B신호레벨을 별도의 스피드 업회로와 수평 블랭킹 출력회로를 사용함으로써 동조화시킬 수 있는 효과를 갖는다.According to the present invention as described above, when digitally controlling the CALTI cut-off bias circuit using the microcomputer for OSD, the RGB signal level can be synchronized by using a separate speed up circuit and a horizontal blanking output circuit. Has the effect.

Claims

The video preamplifier 10 for amplifying the video signal to a predetermined level, the buffer unit 20 for buffering the signal of the video preamplifier 10, and the signal buffered through the buffer unit 20 are again a predetermined level. A signal level for bias adjustment of a monitor comprising a video output amplifier 30 to amplify the output to the SALTI (60) and a bias control circuit 40 for adjusting the bias of the video output amplifier (30) In the synchronizing circuit, a speed-up part made up of a capacitor C1 and a resistor R5 in order to receive the same pulse as the horizontal period through the synchronous pulse output part 100 to speed up the signal input terminal of the buffer part 20. A synchronization circuit composed of a horizontal blanking signal output section 70 composed of a diode D1 and a plurality of resistors R6 and R7 for inverting and amplifying the pulse signal applied through the speed up section 80; Unit signal level synchronization circuit for bias adjustment, characterized in that the 90 is connected.