KR0154470B1

KR0154470B1 - 보조제어장치와 외부장치간 정합회로

Info

Publication number: KR0154470B1
Application number: KR1019950030867A
Authority: KR
Inventors: 김상훈
Original assignee: 유기범; 대우통신주식회사
Priority date: 1995-09-20
Filing date: 1995-09-20
Publication date: 1998-11-16
Anticipated expiration: 2015-09-20
Also published as: KR970019289A

Abstract

본 정합회로는 전전자 교환기에 있어서 보조제어장치와 외부장치간의 통신시, 보조제어장치내의 프로세서의 처리과정을 단순화하기 위한 것으로써, 본 회로는 래치 및 코딩부, 상태레지스터, 모드/어드레스 레지스터, 데이타 레지스터 및 제어 레지스터로 구성된 내부 레지스터; 모드/어드레스 레지스터와 데이타 레지스터에서 출력되는 신호를 외부장치로 선택적으로 전송하고, 외부장치로부터 전송되는 신호를 데이타 레지스터로 전송하는 신호전송부: 에러 신호가 전송되면, 모드/어드레스 레지스터 및 데이타 레지스터에 저장되어 있는 신호의 재전송을 요구하는 재전송시도부; 신호전송부의 전송동작을 제어하기 위한 전송제어부: 송신어서트신호(TAST)와 수신어서트신호(RAST) 및 에러신호(ERR)에 의하여 정상적인 데이타 전송상태(DTACK)를 알리는 신호를 발생하는 DTACK발생부(670)를 포함함을 특징으로 한다.

Description

보조제어장치와 외부장치간 정합회로

제1도는 종래의 보조제어장치와 외부장치간의 블록도.

제2도는 제1도에 도시된 정합회로의 상세도.

제3도는 제1도에 도시된 프로세서의 처리흐름도.

제4도는 제1도에 도시된 보조제어장치의 외부장치간의 동작타이밍도.

제5도는 본 발명에 따른 보조제어장치와 외부장치간의 블록도.

제6도는 제5도에 도시된 정합회로의 상세도.

제7도는 본 발명에 따른 보조제어장치에 외부장치간의 동작타이밍도.

제8도는 본 발명에 따른 프로세서의 처리 흐름도.

* 도면의 주요부분에 대한 부호의 설명

600 : 래치 및 코딩부 610 : 내부 레지스터

620 : 제어신호 전송부 630 : 멀티플렉서/디멀티플렉서

640 : 멀티플렉서/디멀티플렉서 제어부 650 : 재전송 시도부

660 : 인터럽트 처리부

670 : DTACK(DaTa ACKnowledge) 발생부

본 발명은 전전자 교환기에 있어서 보조제어장치와 외부장치간의 정합회로에 관한 것으로, 특히 보조제어장치와 외부장치간의 통신시 보조제어장치내의 프로세서의 효율적인 운용을 위한 정합회로에 관한 것이다.

전전자 교환기는 전기능을 관장하는 주제어장치와 주제어장치의 제어하에 하나 또는 다수의 기능을 전문적으로 처리하는 보조제어장치를 구비하여 운용하고 있다. 외부장치는 상술한 보조제어장치에 의해 제어되어 해당되는 기능을 수행하는 것으로, 입출력 장치를 예로 들 수 있다. 이러한 외부장치와 보조제어 장치는 제1도에 도시된 바와 같이 보조제어장치(100)내의 프로세서(101)와 외부장치(110)사이에 통신버스제어기라고도 하는 정합회로(102)를 구비하여 Early DTACK모드와 Wait DTACK모드로 운용되고 있다.

Wait DTACK 모드는 프로세서(101)에서 통신시 필요한 정보를 정합회로(102)를 통해 외부장치(110)로 전송 후에 전송종료신호인 DTACK신호가 전송되면 사이클을 종료시키는 방법으로, 제2도에 도시된 바와 같이 어드레스 디코딩부(200), 데이타 디코딩부(210), 내부레지스터(220), 제어신호 전송부(230), 멀티플렉서/디멀티플렉서(240), 엔코딩부(250)를 포함하도록 구성된 정합회로(102)를 통한 처리과정을 좀더 상세하게 설명하면 다음과 같다.

먼저, 프로세서(101)는 정합회로(220) 내의 제어레지스터(224)의 모드를 Wait DTACK 모드로 설정한다. 설정과정은 후술할 다른 레지스터와 같이 프로세서(101)가 어드레스 디코딩부(200)를 통해 제어레지스터(224)를 지정할 수 있는 어드레스를 제공하고, 데이타 코딩부(210)를 통해 모드설정에 따른 정보가 전송되면 제어레지스터(224)는 Wait DTACK모드로 설정된다.

이와 같은 데이타 전송준비과정이 완료된 후 프로세서(101)로부터 전송하고자 하는 정보가 발생되면, 프로세서(101)는 정합회로(102)내의 상태 레지스터(221)의 내용을 확인하여 버스를 사용할 수 있는지 확인한다(제3도의 제301단계). 이와 같은 확인작업은 프로세서(101)에서 제공되는 어드레스 인에이블(AS_)신호에 의하여 어드레스 디코딩부(200)가 인에이블되어 프로세서(101)로부터 전송된 어드레스신호(A[19:0])를 디코딩한 값이 상태레지스터(221)를 지정하므로서 이루어진다. 상태 레지스터(221)는 데이타 코딩부(210)를 통해 프로세서(101)로 버스의 사용여부를 알려준다.

확인결과, 버스를 사용할 수 있으면 프로세서(101)는 필요한 모드를 내부레지스터(220)내의 모드/어드레스 레지스터(222)에 쓰기 위하여 어드레스 디코딩부(200)로 모드/어드레스 레지스터(222)가 지정되도록 어드레스를 전송하고, 데이타 코딩부(210)로는 쓰고자 하는 모드데이타를 전송하여 쓴다(제3도의 제302단계). 이와 같은 과정과 동일한 과정을 통해 프로세서(101)는 해당 어드레스를 쓰고(제3도의 제303단계). 전송할 데이타는 데이타 레지스터(224)에 기록되도록 한다(제3도의 제304단계). 정합회로(102)는 모드/어드레스 레지스터(222), 데이타 레지스터(223)에 기륵되어 있는 내용을 멀티플랙서/디멀티플렉서(240)를 통해 출력하고, 출력된 신호는 EIA-422 케이블을 통해 외부장치(110)로 전송된다(제305단계). 이와 같이 전송되는 데이타 중 어드레스는 제4도에 도시된 바와 같이 프로세서(101)로부터 전송되는 시스템클럭신호(SCLK)에 동기되어 FS(Frame SYNC)_가 액티브상태일 때 4비트 병렬형태로 전송되고, 송신 데이타(TXD)는 외부장치(110)로부터 전송되는 준비 신호(RDY_)가 액티브상태인 기간동안에 전송된다.

외부장치(110)로부터 데이타 수신시(즉, 데이타를 읽을 때)에는 어드레스 데이타 전송 후, 외부장치(110)로부터 전송되는 준비신호(RDY_)가 액티브된 후, 반클럭 뒤에 수신이 이루어진다.

이와 같은 데이타 전송과정이 Wait모드에서 이루어지므로 프로세서(101)는 제3도의 제306단계에서 제307단계로 진행되어 전송종료신호가 전송되는 지를 체크한 후, 제310단계에서 소프트웨어적으로 체크섬(Check Sum) 에러를 검사한다. 검사결과 에러가 발생되지 않으면 전송을 종료하고, 에러가 발생되면 제302단계로 리턴되어 처리한다. 전송종료신호는 제어레지스터(224)에 의하여 상태레지스터(221)를 체크하고, 체크결과, 외부장치(110)로부터 전송되는 ROY_신호가 액티브상태에서 비액티브상태로 변환되면, 외부장치(110)로부터 전송된 DTACK신호를 엔코딩부(250)를 통해 전송한다. 전송종료신호가 전송되면, 프로세서(101)는 전송과정을 완료한다 .

그러나, 이와 같이 처리할 경우 데이타 전송클럭 이 수㎒로 이루어져 프로세서(101)가 데이타 전송이 완료될 때까지 계속해서 데이타 전송관련작업을 수행하여야 한다.

Early DTACK 모드는 프로세서 (101)에서 전송에 필요한 정보를 정합회로(102)내의 내부 레지스터(220)에 쓴 후, 정합회로(102)의 상태레지스터(221)를 읽어서 정합회로(102)가 외부장치(110)에 정보전송을 완료하였는지를 확인하는 과정을 통해 정보전송과정을 완료하는 방식이다. 이 Early DTACK모드에 따른 수행과정은 상술한 Wait DTACX모드와 동일하게 이루어지나 프로세서(101)가 직접 상태 레지스터(221)에 상태 비트를 읽어 정보전송완료를 결정한다는 것이 상이하다. 즉, 제306단계에서 제308단계로 진행되어 상태레지스터(221)의 상태비트를 읽고, 전송완료비트가 세팅되어 있으면(제309단계), 제310단계로 진행되어 상술한 바와 같이 처리한다. 이 때 상태레지스터(221)의 상태비트는 제어신호 전송부(230)로부터 전송된 제어신호에 의하여 결정된다. 이와 같이 처리에 의하여 보조제어장치(100)로부터 외부장치(110)로의 데이타 전송은 상술한 Wait모드에서와 같이 이루어진다.

그러나 이와 같이 처리되는 경우도 프로세서가 소프트웨어에 의거하여 상태레지스터를 읽어서 전송이 완료되었는지 확인해야 하므로 전송이 완료될 때까지 프로세서가 계속해서 데이타 전송에 따른 작업을 수행해야 하므로 프로세서의 처리과정이 복잡해져 시스템전체 성능을 저하시키는 요인이 되었다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 보조제어장치와 외부장치간의 통신시, 보조제어장치내의 프로세서가 필요한 정보를 출력후, 정보처리과정을 간소화하여 프로세서의 작업을 단순화하기 위한 보조제어 장치와 외부장치 간의 정합회로를 제공하는데 있다.

본 발명에 따른 정합회로는, 전전자 교환기의 보조제어장치와 외부장치간의 통신시 보조제어장치내의 프로세서와 외부장치간을 정합하기 위한 정합회로에 있어서, 프로세서로부터 전송되는 제어 신호에 의해 제어되어 프로세서로부터 전송되는 신호를 래치하고 코딩하기 위한 래치 및 코딩부, 상태 레지스터, 모드/어드레스 레지스터, 데이타 레지스터 및 제어레지스터로 구성되어 래치 및 코딩부로부터 전송되는 신호를 저장하고, 읽기모드시 데이타 레지스터에 저장된 정보를 래치 및 코딩부로 전송하기 위한 내부 레지스터 : 외부장치로부터 전송되는 제어신호를 상태레지스터로 전송하기 위한 제어신호 전송부 ; 모드/어드레스 레지스터와 데이타 레지스터에서 출력되는 신호를 외부장치로 선택적으로 전송하고, 외부장치로 부터 전송되는 신호를 데이타 레지스터로 전송하는 신호전송부; 외부장치로부터 에러신호가 전송되면, 모드/어드레스 레지스터 및 데이타 레지스터에 저장되어 있는 신호의 재전송을 요구하는 재전송시도부;재전송시도부의 출력신호와 제어레지스터의 출력신호에 의하여 신호전송부의 전송동작을 제어하기 위한 전송제어부:신호전송부에서 제공되는 송신어서트신호 (TAST)와 외부장치(510)에서 제공되는 수신어서트신호(RAST) 및 에러신호(ERR)에 의하여 정상적인 데이타 전송상태(DTACK)를 알리는 신호를 발생하는 DTACK발생부(670)를 포함함을 특징으로 한다.

이하, 첨부 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.

제5도는 본 발명에 따른 보조제어장치와 외부장치간의 블럭도로서, 프로세서(501)와 정합회로(502)를 포함하도록 구성된 보조제어장치(500)와 종래의 EIA-422 케이블 대신 슈도(Pseudo) ECL케이블을 사용하여 외부장치(510)를 연결하고 있다.

제6도는 제5도에 도시된 정합회로(502)의 상세도로서, 프로세서(501)로부터 전송되는 제어신호에 의해 제어되어 인가되는 정보를 래치 및 코딩하는 래치 및 코딩부(600), 상태레지스터(611), 모드/어드레스 레지스터(612), 데이타 레지스터(613), 제어 레지스터(614)로 구성된 내부 레지스터(610), 외부장치(510)로부터 전송되는 제어신호를 상술한 상태 레지스터(611)로 전송하는 제어신호 전송부(620), 쓰기모드시 모드/어드레스 레지스터(612) 및 데이타 레지스터(613)에서 출력되는 정보를 선택적으로 출력하고, 읽기모드시에는 외부장치(510)로부터 전송되는 데이타를 데이타 레지스터(223)로 전송하도록 신호전송 역할을 하는 멀티플렉서/디멀티플렉서(630), 외부장치(510)로부터 전송되는 에러신호(ERR)신호에 의하여 정보전송을 재시도하는 재전송 시도부(650), 재전송 시도부(650)에서 출력되는 신호와 제어레지스터(614)에서 출력되는 신호의 논리조합에 의하여 상술한 멀티플렉서/디멀티플렉서(630)의 동작을 제어하여 신호전송을 제어하는 역할을 하는 멀티플렉서/디멀티플렉서 제어부(640), 재전송 시도부(650)에서 재시도가 이루어지지 않을 때 프로세서(501)로 인터럽트 신호를 전송하기 위한 인터럽트 처리부(660) 및 TAST(TXD ASSERT)신호와 RAST(RXD ASSERT) 신호에 의하여 에러발생여부 체크기간이 제어되어 에러가 발생되지 않으면 DTACK신호를 발생하기 위한 DTACK발생부(670)로 구성된다.

이와 같이 구성된 정합회로(502)에 의하여 프로세서(501)는 메모리의 쓰기 또는 읽기 사이클처럼 사이클을 수행하게 된다. 즉, 프로세서(501)로부터 칩선택신호(CS_)가 액티브상태로 전송되면, 래치 및 코딩부(600)는 인에이블 상태가 되어 입력되는 모든 신호를 래치한다.

이 때 프로세서(501)로부터 전송된 R/W_신호가 쓰기모드인 경우에는 보조제어장치(500)로 부터 외부장치(510)로 데이타를 전송하기 위하여, 내부레지스터(610)내의 상태레지스터(611)를 통해 버스사용여부를 체크한다. 여기서 상태레지스터(611)를 통한 버스사용여부는 제어신호 전송부(620)를 통해 외부장치(510)로부터 전송되는 제어신호에 의하여 설정된 상태비트의 체크에 의하여 이루어진다.

버스사용이 가능하면, 래치 및 코딩부(600)에 저장되어 있는 어드레스신호에 의하여 모드/어드레스 레지스터(612) 및 데이타 레지스터(613)를 지정하고, 해당 데이타를 저장시킨 뒤 제어레지스터(614)에 의하여 모드/어드레스 레지스터(612)와 데이타 레지스터(613)에 저장되어 있는 데이타를 멀티플렉서/디멀티플렉서(630)을 통해 제7도와 같이 명령어모드(COMMAND MODE;C/M) 비트, 뱅크(BANK) 비트, 어드레스 비트, 데이타 비트 및 체크섬비트순으로 시리얼하게 전송되도록 제어한다. 이때 외부장치(510)로의 전송에 에러가 발생하지 않으면, 제어레지스터(614)에서 출력되는 제어신호에 의하여 멀티플렉서/비멀티플렉서 제어부(640)가 구동되어 모드/어드레스 레지스터(612) 및 데이타 레지스터(613)에서 출력되는 신호를 선택적으로 출력한다. 그러나 외부장치(510)로부터 전송에러가 발생되면, 재전송 시도부(650)에 의해 다시 C/M비트부터 데이타비트까지 다시 전송이 이루어지도록 재시도 제어신호를 멀티플렉서/디멀티플렉서 제어부(640)로 전송한다.

이에 따라 멀티플렉서/디멀티플렉서 제어부(640)는 재전송 시도부(650)에서 전송되는 데이타를 우선으로 하여 멀티플렉서/디멀티플렉서(630)의 전송을 제어한다. 이러한 전송제어에도 불구하고 다시 에러가 발생된 경우에 재전송 시도부(650)는 재차 재시도를 수행한다. 이와 같은 재시도과정은 일정 횟수만큼 이루어지고, 일정 횟수를 초과할 경우에는 인터럽트 처리부(660)로 인터럽트 요구신호를 전송한다. 인터럽트 처리부(660)는 재전송 시도부(650)로 부터 입력된 신호와 FC[2:0], ADDR[19:16]을 이용하여 인터럽트 요구신호(IRQ)를 프로세서 (501)로 송신한다.

이에 따라 프로세서 (501)는 전송에러 발생에 따른 인터럽트 루틴을 처리하게 된다.

멀티플렉서/디멀티플렉서(630)로부터 출력된 신호는 슈도 ECL 케이블을 통해 시리얼하게 외부장치 (510)로 전송된다.

DTACK 발생부(670)는 쓰기 모드시에는 멀티플렉서/디멀티플렉서(630)에서 출력되는 TAST(TXD ASSERT)신호가 액티브상태에서 비액티상태로 변환되는 시점에서 외부장치 (501)로부터 에러 신호(ERR)가 전송되지 않으면, DTACK를 프로세서(501)로 전송하여 정보전송이 정상적으로 이루어졌음을 프로세서(501)에게 알린다. 이로 인하여 프로세서(501)는 정보전송과정을 종료한다.

한편. 읽기모드시에는 제7도에 도시된 바와 같이 상술한 쓰기모드시에서와 같이 C/M, BANK, 어드레스신호가 정합회로(502)로부터 외부장치(510)로 시리얼하게 전송된 뒤, 어느 정도의 지연시간을 갖고 외부장치(510)로부터 에러가 발생되었는지를 체크한다. 이 때 에러가 발생되지 않으면, 제7도에 도시된 읽기타이밍도와 같이 외부장치(510)로부터 해당되는 데이타 및 체크섬값이 멀티플렉서/디멀티플렉서(630)를 통해 전송되어 데이타 레지스터(614)를 통해 래치 및 코딩부(600)로 전송되어 프로세서(501)로 전송된다.

그리나 C/M, BANK, 어드레스신호 전송후, 외부장치(510)로부터 발생되는 RAST신호가 액티브상태가 되기 전동안 에러가 발생되면, 재전송 시도부(650)에 의하여 현재 전송되었던 C/M비트부터 어드레스비트까지 다시 전송된다. 그러나 에러가 발생되지 않으면, DTACK발생부(670)는 RAST신호가 액티브상태에서 비액티브상태로 전환되는 시점에서 프로세서 (501)로 DTACK신호를 전송하여 정상적으로 정보가 전송되었음을 알린다. 이에 따라 프로세서(501)는 정보전송과정을 완료하게 된다.

상술한 바와 같이 처리될 경우, 프로세서(501)는 제8도에 도시된 바와 같이 제801단계에서 어드레스 및 데이타 전송 후, 제802단계로 진행되어 인가되는 DTACK신호에 의하여 전송종료인지를 판단한 후, 전송종료 상태이면 전송과정을 종료하는 처리만으로도 외부장치 (510)에 대한 처리가 가능해진다.

이상, 본 발명에 따른 정합회로는 보조제어 장치와 외부장치의 통신시, 프로세서에서 필요한 정보가 발생되면 마치 기억장치를 억세스하는 것같이 하드웨어적으로 신뢰성 있게 처리하므로서, 프로세서의 처리과정을 단순화하여 프로세서의 부하를 경감시킬 뿐아니라 프로그램을 고수준으로 작성할 수 있게 하는 효과가 있다.

또한 보조제어장치와 외부장치간에 슈도 ECL케이블을 이용하여 데이타 전송율을 결정하는 전송 또는 수신클럭(TXCLK, RXCLX)을 기존의 수 MHz에서 수십 MHz로 사용하여 전송속도를 높혔을 뿐만아니라 전송케이블 수를 감소시켜서 시스템의 안정화를 증대시켜 제품의 신뢰도를 향상시켰으며, 제품의 가격절감에 기여한 이점 등이 있다.

Claims

전전자 교환기의 보조제어장치(500)와 외부장치(510)간의 통신시 상기 보조제어장치(500)내의 프로세서(501)와 상기 외부장치(510)간을 정합하기 위한 정합회로에 있어서, 상기 프로세서로부터 전송되는 제어신호에 의해 제어되어 상기 프로세서(501)로부터 전송되는 신호를 래치하고 코딩하기 위한 래치 및 코딩부(600); 상태레지스터(611), 모드/어드레스 레지스터(612), 데이타 레지스터(613) 및 제어레지스터(614)로 구성되어 상기 래치 및 코딩부(600)로 부터 전송되는 신호를 저장하고, 읽기모드시 상기 데이타 레지스터(613)에 저장된 정보를 상기 래치 및 코딩부(600)로 전송하기 위한 내부 레지스터(610); 상기 외부장치(510)로 부터 전송되는 제어신호를 상기 상태 레지스터(611)로 전송하기 위한 제어신호 전송부(620); 상기 모드/어드레스 레지스터(612)와 상기 데이타 레지스터(613)에서 출력되는 신호를 상기 외부장치(510)로 선택적으로 전송하고, 상기 외부장치(510)로 부터 전송되는 신호를 상기 데이타 레지스터(613)로 전송하는 신호전송부(630); 상기 외부장치(510)로부터 에러 신호(ERR)가 전송되면, 상기 모드/어드레스 레지스터(612) 및 데이타 레지스터(613)에 저장되어 있는 신호의 재전송을 요구하는 재전송시도부(650); 상기 재전송시도부(650)의 출력신호와 상기 제어레지스터(614)의 출력신호에 의하여 상기 신호전송부(630)의 전송동작을 제어하기 위한 전송제어부(640): 상기 신호전송부(630)에서 제공되는 송신어서트신호(TAST)와 상기 외부장치(510)에서 제공되는 수신어서트신호(RAST) 및 상기 에러신호(ERR)에 의하여 정상적인 데이타 전송상태(DTACK)를 알리는 신호를 발생하는 DTACK발생부(670)를 포함함을 특징으로 하는 보조제어장치와 외부장치 간 정합회로.
제1항에 있어서, 상기 신호전송부(630)는 상기 외부장치(510)와 직렬로 데이타를 송수신하도록 구성됨을 특징으로 하는 보조제어장치와 외부장치간 정합회로.
제2항에 있어서, 상기 전송제어부(630)는 상기 모드/어드레스 레지스터(612)와 데이타 레지스터(613)에서 출력되는 정보를 상기 외부장치(510)로 선택적으로 출력하는 멀티플렉서와 상기 외부장치(510)로부터 전송되는 데이타를 상기 데이타 레지스터(614)로 전송하는 디멀티플렉서로 이루어짐을 특징으로 하는 보조제어장치와 외부장치간 정합회로.
제1항에 있어서, 상기 DTACX발생부(670)는 상기 프로세서(501)로부터 상기 외부장치(510)로 쓰기모드시 상기 송신어서트신호가 액티브상태에서 비액티브상태로 변환된 후 일정 기간동안 상기 에러신호의 발생여부를 체크하여 상기 DTACK신호의 발생을 제어하고, 상기 읽기모드시 상기 송신어서트신호와 상기 수신어서트신호가 동시에 비액티브상태일 때 상기 에러신호의 발생여부를 체크하여 상기 DTACK신호의 발생을 제어함을 특징으로 하는 보조제어장치와 외부장치간 정합회로.
제1항에 있어서, 상기 재전송시도부(650)는 상기 재전송 시도요구 횟수가 소정수를 넘을 경우 상기 프로세서(501)로 인터럽트 신호를 요구함을 특징으로 하는 보조제어장치와 외부장치간 정합회로.
제1항 또는 제3항에 있어서, 상기 정합회로(502)는 상기 외부장치(510)와 의사(Pseudo) ECL 케이블을 통해 연결되도록 구성됨을 특징으로 하는 보조제어장치의 외부장치간 정합회로.