KR0152906B1

KR0152906B1 - Address transfer circuit

Info

Publication number: KR0152906B1
Application number: KR1019940029939A
Authority: KR
Inventors: 한태흠
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1994-11-15
Filing date: 1994-11-15
Publication date: 1998-12-01
Also published as: KR960019294A

Abstract

본 발명은 어드레스전송 검출회로에 관한 것으로, 종래에는 어드레스신호를 지연시켜 주기 위한 지연기에서 소정의 지연시간을 만들어주기 위해서 회로 면적이 커지게 되는 문제점이 있었다. 따라서 본 발명은 시리얼 모스트랜지스터를 사용하여 풀-업타임과 풀-다운타임을 조절함으로써 지연시간을 구현하기 위한 회로구성을 간단하게 함으로써 레이아웃 면적을 작게 할 수 있도록 한다.The present invention relates to an address transfer detection circuit, and has conventionally had a problem in that a circuit area is increased in order to make a predetermined delay time in a delayer for delaying an address signal. Therefore, the present invention makes it possible to reduce the layout area by simplifying the circuit configuration for realizing the delay time by adjusting the pull-up time and the pull-down time using a serial morph transistor.

Description

Address transmission detection circuit

제1도는 종래의 어드레스전송 검출회로도.1 is a conventional address transfer detection circuit diagram.

제2도는 제1도에 따른 각 부의 입출력 신호 타이밍도.2 is an input / output signal timing diagram of each part according to FIG. 1;

제3도는 본 발명의 어드레스전송 검출회로도.3 is an address transmission detection circuit diagram of the present invention.

제4도는 제3도에 따른 각 부의 입출력 타이밍도.4 is an input / output timing diagram of each part according to FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

31,32 : 인버터 33,34 : 지연부31,32: inverter 33,34: delay unit

35 : 어드레스전송 검출부 Q1∼Q23 : 모스트랜지스터35: address transfer detection unit Q1 to Q23: morph transistor

본 발명은 어드레스전송 검출회로에 관한 것으로, 특히 입력신호가 하이상태에서 로우상태로 또는 로우상태에서 하이상태로 변화할 때 스타트펄스가 발생함으로써 다른 회로에 인에이블시키거나 디스에이블시킬 수 있는 어드레스전송 검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address transfer detection circuit, and more particularly to an address transfer capable of enabling or disabling other circuits by generating a start pulse when an input signal changes from a high state to a low state or from a low state to a high state. It relates to a detection circuit.

종래의 어드레스전송 검출회로는, 제1도에 도시된 바와같이, 입력단(Ai)을 통해 입력되는 어드레스신호에 대하여 소정시간 지연시켜 출력하는 지연기(1)와, 상기 입력단(Ai)을 통해 입력되는 어드레스신호(N1)와 지연기(1)를 통해 지연된 어드레스 신호(N2)를 입력받아 배타적 오아링을 하는 배타적 오아게이트(2)와, 상기 배타적 오아게이트(2)를 통해 얻어지는 신호를 어드레스전송 검출펄스(ATD)로 하여 발생시켜 주는 오아게이트(3)로 구성된다.In the conventional address transfer detection circuit, as shown in FIG. 1, a delay unit 1 delays a predetermined time with respect to an address signal input through an input terminal Ai and outputs the delayed signal 1 through the input terminal Ai. An address transfer is performed on the exclusive oragate 2 for receiving exclusive addressing by receiving the address signal N1 and the delayed address signal N2 through the delay unit 1 and the signal obtained through the exclusive oragate 2. It consists of the orifice 3 which generate | occur | produces as a detection pulse ADT.

이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.Looking at the conventional technology configured as described above are as follows.

입력단(Ai)으로 제2도의 (a)에서와 같은 펄스를 갖는 어드레스신호(N1)가 입력되면, 그 어드레스 신호(N1)는 배타적 오아게이트(2)의 일측입력단으로 입력됨과 아울러 지연기(1)에 입력되어 제2도의 (b)에서와 같은 지연신호(N2)가 발생되어 상기 배타적 오아게이트(2)의 타측입력단으로 입력된다.When the address signal N1 having the same pulse as in (a) of FIG. 2 is input to the input terminal Ai, the address signal N1 is inputted to one side of the exclusive oragate 2 and the delay unit 1 is input. ) And a delay signal N2 as shown in (b) of FIG. 2 is generated and input to the other input terminal of the exclusive oragate 2.

그러면 상기 배타적 오아게이트(2)는 어드레스신호(N1)와 지연된 어드레스신호(N2)를 입력받아 배타적 오아링을 행하여 제2도의 (c)에서와 같은 신호(Si)를 출력한다.Then, the exclusive ogate 2 receives the address signal N1 and the delayed address signal N2 and performs exclusive o-ring to output the signal Si as shown in FIG.

따라서 오아게이트(3)는 상기 배타적 오아게이트(2)에서 출력되는 신호를 어드레스전송 검출신호(ATD)로 하여 출력한다.Therefore, the oragate 3 outputs the signal output from the exclusive oragate 2 as an address transfer detection signal ADT.

그러나 상기에서와 같은 종래의 기술에 있어서, 어드레스신호를 지연시켜 주기 위한 지연기에서 소정의 지연시간(시정수)을 만들어주기 위해서 회로 면적이 커지게 되는 문제점이 있었다.However, in the conventional technology as described above, there is a problem that the circuit area is increased to make a predetermined delay time (time constant) in the delay device for delaying the address signal.

따라서 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 시리얼 모스트랜지스터를 사용하여 풀-업타임과 풀-다운타임을 조절함으로써 지연시간을 구현하기 위한 회로구성을 간단하게 함으로써 레이아웃 면적을 작게 할 수 있도록 한 어드레스전송 검출회로를 제공함에 있다.Accordingly, an object of the present invention for solving the conventional problems as described above is to reduce the layout area by simplifying the circuit configuration for realizing the delay time by adjusting the pull-up time and pull-down time using a serial morph transistor. An address transfer detection circuit is provided.

상기 목적을 달성하기 위한 본 발명 어드레스전송 검출회로는, 제3도에 도시한 바와같이, 어드레스 입력단(ADD)을 통해 입력되는 신호를 반전시키는 제1인버터(31)와, 피모스와 엔모스트랜지스터로 이루어진 인버터를 두개의 단으로 형성하여 상기 제1인버터(31)를 통해 입력되는 신호를 소정시간동안 지연시키기 위한 지연시간을 갖도록 하는 제1지연부(33)와, 상기 제1인버터(31)의 출력을 다시 반전시키는 제2인버터(32)와, 피모스와 엔모스 트랜지스터로 이루어진 인버터를 두 개의 단으로 형성하여 상기 제2인버터(32)를 통해 입력되는 신호를 소정시간동안 지연시키기 위한 제2지연부(34)와, 상기 제1,2지연부(33)(34)의 출력신호로 부터 어드레스전송신호를 검출하기 위한 어드레스전송 검출부(35)로 구성한다.The address transmission detection circuit of the present invention for achieving the above object comprises a first inverter 31 for inverting a signal input through the address input terminal ADD, a PMOS and an enMOS transistor, as shown in FIG. The first delay unit 33 and the first inverter 31 having a delay time for delaying the signal input through the first inverter 31 for a predetermined time by forming the inverter formed in two stages, A second delay for delaying a signal input through the second inverter 32 by forming a second inverter 32 which inverts the output again and an inverter composed of a PMOS and an NMOS transistor in two stages; And an address transfer detection unit 35 for detecting an address transfer signal from the output signals of the first and second delay units 33 and 34.

이와같이 구성된 본 발명의 동작설명 작용효과에 대하여 상세히 설명하면 다음과 같다.When described in detail with respect to the operation description effect of the present invention configured as described above.

어드레스 입력단(ADD)을 통해 제4도의 (a)에서와 같은 어드레스신호가 입력되면, 먼저 제1인버터(31)에서 제4도의 (b)에서와 같이 반전시키고 그 반전된 신호(N1)를 제1지연부(33)와 제2인버터(32)로 각각 출력한다.When an address signal as shown in (a) of FIG. 4 is input through the address input terminal ADD, firstly, the first inverter 31 is inverted as shown in (b) of FIG. Output to the first delay section 33 and the second inverter 32, respectively.

그러면 상기 제1지연부(33)는 입력되는 신호가 로우상태이면 피모스트랜지스터(Q1∼Q4)가 턴온되고 접지측에 연결된 엔모스트랜지스터(Q5)가 턴오프되어 첫번째단에서 출력되는 신호(N3)는 모스트랜지스터(Q1∼Q5)에 의하여 제4도의 (d)에서와 같이 T_R시간만큼이 느려지게 되어 상승시간이 느려지게 된다.Then, when the input signal is in the low state, the first delay unit 33 turns on the PMOS transistors Q1 to Q4 and the NMOS transistor Q5 connected to the ground is turned off to output the signal N3 at the first stage. ) Is slowed by T _R time by the MOS transistors Q1 to Q5 as in (d) of FIG.

즉, 로우상태에서 하이상태로 변하는 풀-업시간이 느려지게 되어 제4도의 (d)에서와 같은 펄스를 갖는다.That is, the pull-up time that changes from the low state to the high state becomes slow to have a pulse as shown in (d) of FIG.

그리고 상기 제1지연부(33)의 첫번째단의 출력신호(N3)는 두번째단의 모스트랜지스터(Q6∼Q10)를 통과하면서 제4도의 (f)에서와 같이 하이상태에서 로우상태로 변하는 시간이 느려지게 되어 T_F시간만큼 지연시간이 생기게 된다.The output signal N3 of the first stage of the first delay unit 33 passes through the MOS transistors Q6 to Q10 of the second stage and changes from a high state to a low state as shown in FIG. This slows down, resulting in a delay of T _F time.

반면에, 어드레스 입력단(ADD)을 통해 입력된 어드레스신호는 제1인버터(31)를 통해 반전되고, 또 다시 제2인버터(32)를 통해 반전되어 제4도의 (c)에서와 같은 펄스가 된다.On the other hand, the address signal inputted through the address input terminal ADD is inverted through the first inverter 31 and again through the second inverter 32 to become the pulse as shown in (c) of FIG. .

이와같은 펄스는 제2지연부(34)에 입력되어 첫번째단의 모스트랜지스터(Q11∼Q15)에 의하여 상승타임이 느려지게 되어 (e)에서와 같은 신호(N4)로 되고, 이 신호(N4)는 다시 두번째단의 모스트랜지스터(Q16∼Q20)를 통과하면서 하이상태에서 로우상태로 변하는 하강시간이 느려지게 되어 제4도의 (g)에서와 같이 소정의 시간(T_ATD)만큼 지연된 신호(N6)를 출력한다.Such a pulse is input to the second delay section 34, and the rising time is slowed down by the first transistors MOS transistors Q11 to Q15, resulting in a signal N4 as in (e), and this signal N4. The falling time of the transition from the high state to the low state becomes slow while passing through the second transistors Q16 to Q20 of the second stage, and the signal N6 delayed by a predetermined time T _ATD as shown in (g) of FIG. 4. Outputs

결론적으로 제1지연부(33)에서 발생하는 신호(N5)에서 지연이 생긴 부분과 제2 지연부(34)에서 발생하는 신호(N6)에서 하이부분이 동시에 발생할 때 어드레스전송검출부(35)의 엔모스트랜지스터(Q22)(Q23)가 동시에 턴온됨으로써 N7신호는 로우상태가 된다.In conclusion, when the portion where the delay occurs in the signal N5 generated by the first delay unit 33 and the high portion when the signal N6 generated by the second delay unit 34 occurs at the same time, the address transmission detection unit 35 The N7 signal is turned low because the NMOS transistors Q22 and Q23 are turned on at the same time.

그리고, 그외의 조건이 제1지연부(33)의 출력신호(N5)가 하이상태이면 제2지연부(34)의 출력신호(N6)는 로우상태가 유지되어 어드레스전송 검출부(35)의 N7신호는 로드 트랜지스터(Q21)에 의해서 항상 하이상태로 유지하게 된다.If the other condition is that the output signal N5 of the first delay unit 33 is in a high state, the output signal N6 of the second delay unit 34 is kept in a low state so that N7 of the address transfer detection unit 35 is maintained. The signal is always kept high by the load transistor Q21.

따라서, 상기 어드레스전송 검출부(35)의 N7신호는 인버터(30)를 통과함으로써 최종적으로 제4도의 (h)에 도시한 바와 같이 숏 펄스(SHORT PULSE) 즉, 어드레스전송 검출신호(ATD)를 발생하게 되는 것이다.Accordingly, the N7 signal of the address transfer detection unit 35 passes through the inverter 30 and finally generates a short pulse, that is, an address transfer detection signal ATD, as shown in FIG. 4 (h). Will be done.

이상에서 상세히 설명한 바와같이 본 발명은 직렬연결된 모스트랜지스터를 사용하여 풀-업시간과 풀-다운시간을 조절함으로써 지연기를 간단하게 구현가능하도록 함으로써 회로구현시 레이아웃 면적을 작게 할 수 있도록 한 효과가 있다.As described in detail above, the present invention has an effect that the layout area can be reduced when the circuit is implemented by simply implementing the delay by adjusting the pull-up time and the pull-down time using a series connected MOS transistor. .

Claims

A first delay unit for delaying a signal input through the first inverter by forming a first inverter for inverting a signal input through the address input terminal and an inverter consisting of a PMOS and an MOS transistor in two stages for a predetermined time period. And a second delay for inverting the output of the first inverter again and a second delay for delaying a signal input through the second inverter by forming an inverter consisting of a PMOS and an MOS transistor in two stages. And an address transfer detection section for detecting an address transfer signal from the output signals of the first and second delay units.

The address transfer detection circuit according to claim 1, wherein the delay unit comprises an inverter formed by connecting a predetermined PMOS transistor and an NMOS transistor in series between the power supply terminal and ground in two stages.

2. The gate of claim 1, wherein the address transfer detector has a load transistor and two PMOS transistors connected in series between a power supply terminal and ground, a drain of the load transistor is connected to an anode of the invert, and a gate of the two enMOS transistors. Is respectively connected to the output terminals of the first and second delay units.