KR0151913B1 - Binary series generator - Google Patents
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Abstract
본 발명은 샘플링 비트의 수가 증가하여도 회로의 변경이 최소화 할 수 있도록 하고, 시스템의 동작 속도의 저하도 나타나지 않는 매우 안정되고, 고속의 랜덤한 이진 수열을 얻을 수 있는 마스크 제어 이진 수열 발생기를 제공하는데 그 목적이 있으며, 이를 달성하기 위해 외부의 클럭에 의해 쉬프트된 비트를 출력하는 제1 선형 궤환 쉬프트 레지스터부(1)와, 상기 제1 선형 궤환 쉬프트 레지스터부(1)의 출력중 일부 또는 전부를 입력으로 받아 마스킹 벡터를 생성하는 마스킹 벡터 생성부(2)와, 상기 외부의 클럭에 의해 쉬프트된 이진 수열을 생성하는 제2 선형 궤환 쉬프트 레지스터부(4), 및 상기 마스킹 벡터 생성부(2)로 부터 입력되는 마스킹 벡터에 의해 상기 제2 선형 궤환 쉬프트 레지스터부(4)의 출력을 마스킹하는 마스킹 회로 수단(3)을 구비한다.The present invention provides a mask-controlled binary sequence generator capable of minimizing circuit changes even when the number of sampling bits is increased and obtaining a highly stable, high-speed random binary sequence that does not exhibit a decrease in the operating speed of the system. The first linear feedback shift register unit 1 outputs a bit shifted by an external clock, and part or all of the outputs of the first linear feedback shift register unit 1 to achieve this purpose. Is a masking vector generator 2 for generating a masking vector, a second linear feedback shift register 4 for generating a binary sequence shifted by the external clock, and the masking vector generator 2 Masking circuit means (3) for masking the output of the second linear feedback shift register section (4) by a masking vector input from
따라서 본 발명은, 임의의 랜덤 수열을 사용하는 통신 장비나 비선형 이진 수열 생성기로 사용이 가능하며, 기존의 비선형 이진 수열 발생기가 가지는 샘플링 비트 수의 증가에 따른 회로 복잡도의 지수적 증가와 클럭 수의 증가를 억제하여 매우 안정된 이진 출력 수열을 얻을 수 있으며, 클럭에 의해 동작하는 부분과 논리회로 수를 줄여 고속의 이진 수열을 출력으로 얻을 수 있다.Therefore, the present invention can be used as a communication device or a nonlinear binary sequence generator using an arbitrary random sequence, and the exponential increase in circuit complexity and the number of clocks due to the increase in the number of sampling bits of a conventional nonlinear binary sequence generator are possible. By suppressing the increase, a very stable binary output sequence can be obtained, and a fast binary sequence can be obtained as an output by reducing the number of parts and logic circuits operated by a clock.
Description
제1도는 본 발명에 의한 마스크 제어 이진 수열 발생기의 블럭구성도.1 is a block diagram of a mask-controlled binary sequence generator according to the present invention.
제2도는 본 발명에 의한 마스크 제어 이진 수열 발생기의 상세 회로 구성도.2 is a detailed circuit diagram of a mask controlled binary sequence generator according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,4 : 선형 궤환 쉬프트 레지스터부 2 : 마스킹 벡터 생성부1,4: linear feedback shift register section 2: masking vector generator
3 : 마스킹 회로부 U1, U4 : 선형 궤환 쉬프트 레지스터3: masking circuit part U1, U4: linear feedback shift register
U2 : (n-k) 비트 쉬프트 레지스터 AND1 내지 ANDn : 앤드(AND) 게이트U2: (n-k) bit shift register AND1 to ANDn: AND gate
U3 : 모듈로 -2 가산기U3: Modulo-2 Adder
본 발명은 선형 궤환 쉬프트 레지스터의 이진 출력 수열을 비선형적으로 바꾸어주는 마스크 제어 이진 수열 발생기에 관한 것이다.The present invention relates to a mask controlled binary sequence generator that nonlinearly changes the binary output sequence of a linear feedback shift register.
일반적으로 랜덤한 이진 수열을 얻기 위해 선형 궤환 쉬프트 레지스터를 사용하나 선형 궤환 쉬프트 레지스터를 하나만 사용할 경우에 발생하는 선형성 때문에 사용에 많은 제약조건이 따른다. 이를 해결하기 위해 선형 궤환 쉬프트 레지스터의 출력을 비선형적으로 바꾸어주는 비선형 회로를 사용한다. 현제까지 알려진 비선형 회로는 많은 종류가 있으나 원래의 선형 궤환 쉬프트 레지스터의 출력이 가지는 최대 주기를 보장하고 랜덤한 수열이 가지는 특성을 보장하는 회로는 많지 않다. 현재까지 알려진 시스템으로는 두개의 선형 궤환 쉬프트 레지스터 두개를 사용하는 MUX 시스템과 BRM 시스템이 있다.In general, a linear feedback shift register is used to obtain a random binary sequence, but there are many constraints on the use due to the linearity that occurs when only one linear feedback shift register is used. To solve this problem, we use a nonlinear circuit that changes the output of the linear feedback shift register nonlinearly. There are many types of nonlinear circuits known to date, but few circuits guarantee the maximum period of the output of the original linear feedback shift register and the characteristics of the random sequence. Systems known to date include MUX systems and BRM systems that use two linear feedback shift registers.
먹스(MUX) 시스템은 멀티플렉서를 사용하여 하나의 선형 궤환 쉬프트 레지스터의 출력 중 일부를 이용하여 다른 하나의 선형 궤환 쉬프트 레지스터의 출력을 선택적으로 출력하는 시스템이고, BRM 시스템은 하나의 선형 궤환 쉬프트 레지스터의 출력 중 일부를 이용하여 클럭을 생성하고 이를 이용하여 다른 하나의 선형 궤환 쉬프트 레지스터를 쉬프트시킨 결과를 출력하는 시스템이다. 이들은 최종 출력에 이용하고자 하는 선형 궤환 쉬프트 레지스터의 출력을 쉬프트 시키는 효과와 주기를 늘리는 효과를 얻는 시스템이나, MUX 시스템은 쉬프트되는 효과가 선형 궤환 레지스터의 차수 이내에서만 이루어지고, BRM 시스템은 클럭의 추가가 대부분 한 두 클럭의 추가로 그친다. 따라서 이러한 종래의 두 시스템은 샘플링 비트의 수가 증가 할 수록 회로의 복잡성이 지수적으로 증가하거나, 클럭 수의 증가로 인해 시스템의 동작 속도가 떨어지는 단점이 있다.The MUX system uses a multiplexer to selectively output the output of one linear feedback shift register by using some of the outputs of one linear feedback shift register, and the BRM system is one of the linear feedback shift registers. The system generates a clock using some of the outputs and outputs the result of shifting one linear feedback shift register using the same. These systems have the effect of shifting the output and increasing the period of the linear feedback shift register to be used for the final output, but the MUX system has a shifted effect only within the order of the linear feedback register, and the BRM system adds a clock. Mostly it stops with the addition of one or two clocks. Therefore, these two conventional systems have the disadvantage that the complexity of the circuit increases exponentially as the number of sampling bits increases, or the operation speed of the system decreases due to the increase in the number of clocks.
따라서, 상기한 종래의 기술의 문제점을 해결하기 위하여 안출된 본 발명은 샘플링 비트의 수가 증가하여도 회로의 변경이 최소화할 수 있도록 하고, 시스템의 동작 속도의 저하도 나타나지 않는 매우 안정되고, 고속의 랜덤한 이진 수열을 얻을 수 있는 마스크 제어 이진 수열 발생기를 제공하는데 그 목적이 있다.Therefore, the present invention devised to solve the above-mentioned problems of the prior art allows the change of the circuit to be minimized even if the number of sampling bits is increased, and the operation speed of the system does not appear to be very stable and high speed. It is an object of the present invention to provide a mask-controlled binary sequence generator capable of obtaining a random binary sequence.
상기 목적을 달성하기 위하여 본 발명은, 외부의 클럭에 의해 쉬프트된 비트를 출력하는 제1 선형 궤환 쉬프트 레지스터 수단과, 상기 제1 선형 궤환 쉬프트 레지스터의 출력중 일부 또는 전부를 입력으로 받아 마스킹 벡터를 생성하는 마스킹 벡터 생성 수단과, 상기 외부의 클럭에 의해 쉬프트된 이진 수열을 생성하는 제2 선형 궤환 쉬프트 레지스터 수단, 및 상기 마스킹 벡터 생성수단으로 부터 입력되는 마스킹 벡터에 의해 상기 제2 선형 궤환 쉬프트 레지스터 수단의 출력을 마스킹하는 마스킹 회로 수단을 구비한다.In order to achieve the above object, the present invention provides a first linear feedback shift register means for outputting a bit shifted by an external clock, and a masking vector receiving a part or all of the output of the first linear feedback shift register. The second linear feedback shift register by a masking vector generating means for generating, a second linear feedback shift register means for generating a binary sequence shifted by the external clock, and a masking vector input from the masking vector generating means; Masking circuit means for masking the output of the means.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment according to the present invention;
제 1 도는 본 발명에 의한 마스크 제어 이진 수열 발생기의 블럭 구성도로서, 1은 제1 선형 궤환 쉬프트 레지스터부, 2는 마스킹 벡터 생성부, 3은 마스킹 회로부, 4는 제2 선형 궤환 쉬프트 레지스터부를 각각 나타낸다.1 is a block diagram of a mask-controlled binary sequence generator according to the present invention, where 1 is a first linear feedback shift register, 2 is a masking vector generator, 3 is a masking circuit, and 4 is a second linear feedback shift register. Indicates.
제1 선형 궤환 쉬프트 레지스터부(1)는 m 개의 레지스터로 구성되며 출력 수열의 최대 주기가 2m-1이다. 제2 선형 궤환 쉬프트 레지스터부(4)의 출력을 마스킹하기 위해 m개의 출력 중에서 k 비트를 샘플링하여 마스킹 벡터 생성부(2)로 출력한다. 마스킹 벡터 생성부(2)는 제1 선형 궤환 쉬프트 레지스터부(1)에서 샘플링한 k비트를 확장시켜 n 비트의 마스킹 벡터를 생성한다. 마스킹 회로부(3)는 제2 선형 궤환 쉬프트 레지스터부(4)의 n 비트 출력을 마스킹하여 랜덤한 이진 수열로 출력한다. 제2 선형 궤환 쉬프트 레지스터부(4)는 n개의 레지스터로 구성되어 있으며 출력 수열의 주기는 2n-1이고 각 레지스터의 모든 출력을 마스킹에 사용한다.The first linear feedback shift register section 1 is composed of m registers, and the maximum period of the output sequence is 2m-1. In order to mask the output of the second linear feedback shift register section 4, k bits are sampled from the m outputs and output to the masking vector generator 2. The masking vector generator 2 extends k bits sampled by the first linear feedback shift register 1 to generate a masking vector of n bits. The masking circuit section 3 masks the n-bit output of the second linear feedback shift register section 4 and outputs it in a random binary sequence. The second linear feedback shift register section 4 is composed of n registers, the period of the output sequence is 2n-1, and all outputs of each register are used for masking.
제 2 도는 제1도에 도시한 마스크 제어 이진 수열 발생기의 세부적인 구성을 나타낸 회로도로서, U1과 U4는 선형 궤환 쉬프트 레지스터, U2는 (n-k) 비트 쉬프트 레지스터, AND1, ANDk, ANDk+1, ANDn은 앤드(AND) 게이트, U3은 모듈로 -2가산기를 나타낸다.2 is a circuit diagram showing the detailed configuration of the mask-controlled binary sequence generator shown in FIG. 1, where U1 and U4 are linear feedback shift registers, and U2 is (nk) bit shift registers. Is an AND gate, and U3 represents a modulo -2 adder.
도면을 참조하여 제1도에 도시된 각 블럭의 세부회로 구성을 살펴보면, 제1 선형 궤환 쉬프트 레지스터부(1)는 외부에서 제공되는 클럭을 클럭 입력단(CLK)으로 입력받아 샘플링된 k 비트(Q1~Qk)를 출력하는 선형 궤환 쉬프트 레지스터(U1)를 구비한다.Referring to the detailed circuit configuration of each block shown in FIG. 1 with reference to the drawings, the first linear feedback shift register unit 1 receives an externally supplied clock from the clock input terminal CLK and samples the k bits Q. And a linear feedback shift register U1 for outputting 1 to Q k ).
마스킹 벡터 생성부(2)는 외부에서 제공되는 클럭을 클럭 입력단(CLK)으로 입력받고, 상기 선형 궤환 쉬프트 레지스터(U1)가 출력하는 샘플링된 k 비트 중The masking vector generator 2 receives an externally provided clock through a clock input terminal CLK, and among the sampled k bits output by the linear feedback shift register U1.
최상위 비트 출력(Qk)을 직렬 입력단(S1)으로 입력받아 (n-k) 비트(Q1~Qn-k)를 출력하는 (n-k) 비트 쉬프트 레지스터(U2)를 구비한다.And a (nk) bit shift register U2 for receiving the most significant bit output Q k from the serial input terminal S 1 and outputting (nk) bits Q 1 to Q nk .
제2 선형 궤환 쉬프트 레지스터부(4)는 외부에서 제공되는 상기 클럭을 클럭 입력단(CLK)으로 입력받아 n 비트(Q1~Qn)를 출력하는 선형 궤환 쉬프트 레지스터(U4)를 구비한다.The second linear feedback shift register 4 includes a linear feedback shift register U4 that receives the externally supplied clock through a clock input terminal CLK and outputs n bits Q 1 to Q n .
마스킹 회로부(3)는 상기 선형 궤환 쉬프트 레지스터(U1)의 출력인 샘플링된 k 비트 출력(Q1~Qk)과 상기 선형 궤환 쉬프트 레지스터(U4)의 출력(Q1~Qk) 중 하위 k 비트 출력(Q1~Qk)을 각각 입력받아 논리곱하는 k개의 AND 게이트(AND1 내지 ANDk)와, 상기 (n-k) 비트 쉬프트 레지스터(U2)의 출력(Q1~Qn-k)과 상기 선형궤환 쉬프트 레지스터(U4)의 출력(Q1~Qk) 중 상위 (n-k) 비트 출력(Qk~Qn)을 각각 입력받아 논리곱하는 n-k개의 AND 게이트(ANDk+1 내지 ANDn)과, 상기 n 개의 AND 게이트(AND1 내지 ANDk, ANDk+1 내지 ANDn)의 출력을 입력(A1~An)으로 입력받아, 합산된 결과를 합산 출력단(Sout)으로 출력하는 모듈로 -2 가산기(U3)를 구비한다.Masking circuit 3 is lower k of the outputs (Q 1 ~ Q k) of said linear feedback shift register (U1), the output of the sampled k-bit output (Q 1 ~ Q k) and the linear feedback shift register (U4) of K AND gates AND1 to ANDk respectively receiving and outputting bit outputs Q 1 to Q k , and the outputs Q 1 to Q nk and the linear feedback shift of the (nk) bit shift register U2. Nk AND gates (ANDk + 1 to ANDn) which receive and logically multiply the upper (nk) bit outputs (Q k to Q n ) among the outputs Q 1 to Q k of the register U4, and the n ANDs And a modulator for adding the outputs of the gates AND1 to ANDk and ANDk + 1 to ANDn to the inputs A 1 to A n , and outputting the summed result to the summation output stage Sout. .
상기와 같은 세부 구성을 갖는 본 발명의 동작을 살펴보면 다음과 같다.Looking at the operation of the present invention having the above detailed configuration as follows.
제1 선형 궤환 쉬프트 레지스터부(1)에 의해 생성된 k 비트가 랜덤한 이진 수열을 이용하여 마스킹 벡터 생성부(2)에서 n 비트의 마스킹 벡터를 생성하여 마스킹 회로부(3)에서 제2 선형 궤환 쉬프트 레지스터부(4)에서 생성되는 n 비트의 이진 수열 출력을 마스킹하여 랜덤한 이진 수열을 출력하도록 한다.A masking vector generator 2 generates a masking vector of n bits by using a binary sequence of k bits generated by the first linear feedback shift register unit 1 to generate a second linear feedback circuit in the masking circuit unit 3. Mask the n-bit binary sequence output generated by the shift register section 4 to output a random binary sequence.
본 발명의 세부적인 동작 순서는 다음과 같다.The detailed operation sequence of the present invention is as follows.
(1) 시간 t에 외부의 입력 클럭에 의해 선형 궤환 쉬프트 레지스터(U1)의 출력에서 샘플링된 k 비트의 출력 중 한비트(Qk)가 (n-k) 비트 쉬프트 레지스터(U2)의 직렬 입력으로 입력되며 이전 시간 t-1에 (n-k) 비트 쉬프트 레지스터(U2)에 저장되어 있던 내용이 한 비트씩 쉬프트 된다.(1) One bit (Q k ) of the k-bit output sampled at the output of the linear feedback shift register (U1) by an external input clock at time t is input to the serial input of the (nk) bit shift register (U2). At the time t-1, the contents stored in the (nk) bit shift register (U2) are shifted by one bit.
(2) 시간 t에 2개의 선형 궤환 쉬프트 레지스터(U1, U4) 가 외부의 입력 클럭에 의해 1회 쉬프트된다.(2) At time t, two linear feedback shift registers U1 and U4 are shifted once by an external input clock.
(3) 선형 궤환 쉬프트 레지스터(U1)의 출력에서 샘플링된 k 비트 출력(Q1~Qk)과 (n-k) 비트 쉬프트 레지스터(U2)의 (n-k) 비트 출력(Q1~Qn-k)을 마스킹 벡터로 하여 선형 궤환 쉬프트 레지스터(U4)의 출력(Q1~Qn)을 마스킹한 이진 수열을 출력한다.(3) Masking the k bit outputs (Q 1 to Q k ) sampled at the output of the linear feedback shift register (U1) and the (nk) bit outputs (Q 1 to Q nk ) of the (nk) bit shift register (U2). As a vector, a binary sequence masking the outputs Q 1 to Q n of the linear feedback shift register U4 is output.
일예로서 선형 궤환 쉬프트 레지스터(U1)의 원시 다항식이 f1(x)=x4+x+1이고, 초기치가 1111',k를 4로하여 선형 궤환 쉬프트 레지스터(U1)의 모든 출력을 이용하고, (n-k) 비트 쉬프트 레지스터(U2)의 초기치를 모두 0으로 하고, 선형 궤환 쉬프트 레지스터(U4)의 원시 다항식이 f2(x)=x5+x2+1이고, 초기치가 00001'인 경우, 선형 궤환 쉬프트 레지스터(U4)의 5비트 출력을 마스킹하기 위해 마스킹 회로부(2)에서 생성되는 5비트 단위의 마스킹 벡터는 1111, 11110, 11101, 11010, 10101, 1011, 10110, 1100, 11001, 10010, 100, 1000, 10001, 11, 111이 되며, 이상의 마스킹 벡터에 의해 선형 궤환 쉬프트 레지스터(U4)의 출력이 쉬프트되는 클럭 수는 12, 11, 21, 26, 13, 8, 7, 15, 10, 5, 2, 1, 25, 17, 24이다. 이와 같이 하여 출력되는 이진 수열은As an example, the raw polynomial of the linear feedback shift register U1 is f1 (x) = x 4 + x + 1, and the initial value is 1111 ', k as 4 to use all the outputs of the linear feedback shift register U1, (nk) If the initial values of the bit shift register U2 are all 0, and the raw polynomial of the linear feedback shift register U4 is f2 (x) = x 5 + x 2 +1 and the initial value is 00001 ', the linear The masking vector in 5-bit units generated by the masking circuit section 2 to mask the 5-bit output of the feedback shift register U4 is 1111, 11110, 11101, 11010, 10101, 1011, 10110, 1100, 11001, 10010, 100 , 1000, 10001, 11, 111, and the number of clocks for which the output of the linear feedback shift register U4 is shifted by the above masking vector is 12, 11, 21, 26, 13, 8, 7, 15, 10, 5 , 2, 1, 25, 17, 24. The binary sequence output in this way is
이다. 출력된 이진 수열의 주기 즉, 동일한 출력이 다시 나타나기 시작하는 데 필요한 클럭의 수는 465이고 출력 중 1의 갯수는 240개이고 0의 갯수는 225개이다.to be. The period of the binary sequence that is output, that is, the number of clocks required for the same output to start appearing again is 465, the number of 1s of outputs is 240 and the number of 0s is 225.
본 발명에 의한 마스크 제어 이진 수열 발생기의 주기는 선형 궤환 쉬프트 레지스터(U1)의 차수를 m, 선형 궤환 쉬프트 레지스터(U4)의 차수를 n이라 하면 선형 궤환 쉬프트 레지스터(U1)의 주기와 선형 궤환 쉬프트 레지스터(U4)의 주기가 다시 일치하는 지점이 되므로, m과 n이 서로 다르면 (2m-1)과 (2n-1)의 최소공배수가 주기가 된다.The period of the mask-controlled binary sequence generator according to the present invention is a period of the linear feedback shift register U1 and a linear feedback shift when the order of the linear feedback shift register U1 is m and the order of the linear feedback shift register U4 is n. Since the period of the register U4 coincides again, when m and n are different from each other, the least common multiple of (2 m -1) and (2 n -1) becomes a period.
이상에서 예로 들은 경우 즉, 4차의 선형 궤환 쉬프트 레지스터(U1)와 5차의 선형 궤환 쉬프트 레지스터(U4)로 이루어진 마스크 제어 이진 수열 발생기에서 발생하는 이진 수열의 주기는 (24-1)(25-1)=465이다.In the above example, the period of the binary sequence generated by the mask-controlled binary sequence generator consisting of the fourth-order linear feedback shift register U1 and the fifth-order linear feedback shift register U4 is (2 4 -1) ( 2 5 -1) = 465.
따라서, 상기와 같이 구성되어 동작하는 본 발명은, 임의의 랜덤 수열을 사용하는 통신 장비나 비선형 이진 수열 생성기로 사용이 가능하며, 기존의 비선형 이진 수열 발생기가 가지는 샘플링 비트 수의 증가에 따른 회로 복잡도의 지수적 증가와 클럭 수의 증가를 억제하여 매우 안정된 이진 출력 수열을 얻을 수 있으며, 클럭에 의해 동작하는 부분과 논리회로 수를 줄여 고속의 이진 수열을 출력으로 얻을 수 있다.Therefore, the present invention constructed and operated as described above can be used as a communication device or any nonlinear binary sequence generator using any random sequence, and the circuit complexity according to the increase in the number of sampling bits of the existing nonlinear binary sequence generator. By suppressing the exponential increase of and the increase in the number of clocks, a very stable binary output sequence can be obtained, and the high speed binary sequence can be obtained as the output by reducing the number of clock driven parts and logic circuits.
Claims (5)
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Families Citing this family (1)
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