KR0148997B1 - Output stage for solid-state image pick-up device - Google Patents

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KR0148997B1
KR0148997B1 KR1019870013429A KR870013429A KR0148997B1 KR 0148997 B1 KR0148997 B1 KR 0148997B1 KR 1019870013429 A KR1019870013429 A KR 1019870013429A KR 870013429 A KR870013429 A KR 870013429A KR 0148997 B1 KR0148997 B1 KR 0148997B1
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다다쿠니 나라부
데츠야 곤도
야스히토 마키
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오가 노리오
소니 가부시키가이샤
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Abstract

본 발명은 CCD(전하결합디바이스) 등의 전하전송장치의 신호출력부분에 배설되는 전하전송장치에 있어서의 출력회로에 관한 것이며, 증폭회로와, 이 증폭회로의 입출력측의 최소한 한쪽에 접속되어, DC레벨을 일정하게 하기 위한 귀환루프가 형성된 이득이 약1의 버퍼회로를 구비하여 이루어지는 전하전송장치에 있어서의 출력회로로서, 이 버퍼회로에 의하여, DC레벨의 변동을 억제하여, 레벨의 마진을 크게 하고, 당해 출력회로의 다이나믹레인지를 크게 할 수 있고, 저전압화를 도모했을 때에도 용이하게 회로설계하는 것이 가능하고, 귀환계에 있어서의 트랜지스터의 특성이 변동된 경우에 있어서도, 본 발명의 출력회로에서는 그 프로세스상의 악영향을 충분히 작게 할 수 있다.The present invention relates to an output circuit in a charge transfer device disposed in a signal output portion of a charge transfer device such as a CCD (charge coupled device), which is connected to an amplifier circuit and at least one of the input and output sides of the amplifier circuit, An output circuit in a charge transfer device in which a gain having a feedback loop for keeping a DC level constant is provided with about one buffer circuit. The buffer circuit suppresses fluctuations in the DC level and provides a level margin. The output circuit of the present invention can be enlarged, the dynamic range of the output circuit can be increased, the circuit design can be easily designed even when the voltage is reduced, and the output circuit of the present invention can be used even when the characteristics of the transistor in the feedback system are varied. In the process, adverse effects on the process can be made sufficiently small.

Description

전하전송장치에 있어서의 출력회로Output circuit in charge transfer device

제1도는 본 발명의 전하전송장치에 있어서의 출력회로의 제1의 실시예에 관한 블록도.1 is a block diagram according to a first embodiment of an output circuit in the charge transfer apparatus of the present invention.

제2도는 그 출력회로의 버톤(Burton)회로의 구체적 구성을 나타낸 블록도.2 is a block diagram showing a specific configuration of a Burton circuit of the output circuit.

제3도는 상기 제1의 실시예에 관한 출력회로의 구성을 나타낸 회로도.3 is a circuit diagram showing a configuration of an output circuit according to the first embodiment.

제4도는 본 발명의 전하전송장치에 있어서의 출력회로의 제2의 실시예에 관한 블 록도.4 is a block diagram relating to a second embodiment of an output circuit in the charge transfer device of the present invention.

제5도는 상기 제2의 실시예에 관한 출력회로의 구성을 나타낸 회로도.5 is a circuit diagram showing a configuration of an output circuit according to the second embodiment.

제6도는 본 발명의 전하전송장치에 있어서의 출력회로의 제3의 실시예에 관한 블록도.6 is a block diagram according to a third embodiment of an output circuit in the charge transfer device of the present invention.

제7도는 상기 제3의 실시예에 관한 출력회로의 회로구성을 나타낸 회로도.FIG. 7 is a circuit diagram showing a circuit configuration of an output circuit according to the third embodiment. FIG.

제8도는 종래의 전하전송장치에 있어서의 출력회로의 일예를 나타낸 회로도.8 is a circuit diagram showing an example of an output circuit in a conventional charge transfer apparatus.

제9도는 종래의 전하전송장치에 있어서의 출력회로의 다른 일예를 나타낸 회로도.9 is a circuit diagram showing another example of an output circuit in a conventional charge transfer apparatus.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 소스폴로어회로 20 : 버톤회로10: source follower circuit 20: button circuit

30 : 샘플홀드회로 40 : 버톤회로30: sample hold circuit 40: button circuit

50 : 액티브로패스필터회로 60 : 버톤회로50: active pass filter circuit 60: button circuit

본 발명은 CCD(전하결합디바이스) 등의 전하전송장치의 신호출력부분에 배설되는 전하전송장치에 있어서의 출력회로에 관한 것이다.The present invention relates to an output circuit in a charge transfer device disposed in a signal output portion of a charge transfer device such as a CCD (charge coupled device).

전하전송장치의 신호출력부분에 배설되는 전하전송장치의 출력회로에 있어서, 증폭회로의 최소한 한쪽이 단자에 DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로를 접속함으로써, 저전압하에 있어서도 충분히 동작시키고, 또한 회로설계 등이 용이한 구성으로 하는 것이다.In the output circuit of the charge transfer device disposed in the signal output portion of the charge transfer device, at least one of the amplification circuits is connected to a terminal with a buffer circuit having a constant DC level and a gain of about 1 so that it can operate sufficiently even under low voltage. In addition, the circuit design can be easily configured.

일반적으로, CCD 등의 전하전송장치의 회로구성에 있어서는, 소정의 증폭기능을 가진 증폭회로가 그 출력부에 배설되어 있다.In general, in the circuit configuration of a charge transfer device such as a CCD, an amplifier circuit having a predetermined amplifier function is disposed in the output portion.

제8도 및 제9도는 종래의 전하전송장치에 있어서의 출력회로를 각각 나타내고 있으며, 제8도의 예는 인버터회로구성의 예이고, 제9도의 예는 소스폴로어(source follower)회로구성의 예이다. 여기서, 이들의 출력회로에 대하여 각 도면을 참조하면서 간단히 설명한다.8 and 9 show the output circuits in the conventional charge transfer apparatus, respectively, the example of FIG. 8 is an example of the inverter circuit configuration, and the example of FIG. 9 is an example of the source follower circuit configuration. to be. Here, these output circuits will be briefly described with reference to the respective drawings.

먼저, 제8도의 출력회로는, MOS트랜지스터(81)와 MOS트랜지스터(82)로 구성되어 있고, 입력신호는 MOS트랜지스터(82)의 게이트에 입력하여, 능동부하로 되도록 게이트와 드레인이 접속된 MOS트랜지스터(81)와 상기 MOS트랜지스터(82)의 드레인과의 접속점으로부터 출력신호가 취출되는 인버터회로구성으로 되어 있다.First, the output circuit of FIG. 8 is composed of a MOS transistor 81 and a MOS transistor 82, and an input signal is input to the gate of the MOS transistor 82, and the gate and drain are connected to the MOS transistor so as to become an active load. The inverter circuit configuration is such that an output signal is taken out from the connection point between the transistor 81 and the drain of the MOS transistor 82.

다음에, 제9도의 출력회로는, MOS트랜지스터(91)와 MOS트랜지스터(92)로 구성되어 있고, 입력신호는 상기 MOS트랜지스터(91)의 게이트에 입력하고, 그 MOS트랜지스터(91)의 소스로부터 출력신호가 취출되는 소스폴로어회로구성으로 되어 있다.Next, the output circuit of FIG. 9 is composed of a MOS transistor 91 and a MOS transistor 92, and an input signal is input to the gate of the MOS transistor 91, and the source of the MOS transistor 91 is removed from the source of the MOS transistor 91. The source follower circuit is configured to output an output signal.

그러나, 상기와 같은 인버터회로구성의 출력회로나, 소스폴로어회로구성의 출력회로에서는, 다음과 같은 문제점을 가지게 된다.However, the above-described output circuit of the inverter circuit configuration and the output circuit of the source follower circuit configuration have the following problems.

먼저 첫째로, 종래의 출력회로에서는, DC레벨의 변동을 수반하게 된다. 즉, 입력 DC레벨이 출력 DC레벨과 일치하지 않고, 이들 출력회로에 로패스필터(LPF)회로나 샘플홀드(S/H)회로 등을 조합하여 행한 경우에는, 이 DC레벨의 변동에 의하여, 전원전압을 높게 할 필요가 생기고, 또 회로설계도 복잡화하게 된다.Firstly, in the conventional output circuit, a change in the DC level is involved. That is, when the input DC level does not coincide with the output DC level and the low pass filter (LPF) circuit, the sample hold (S / H) circuit, or the like is combined with these output circuits, It is necessary to increase the power supply voltage, and the circuit design becomes complicated.

둘째로, 소스폴로어회로구성의 출력회로에 있어서는, 그 이득이 0㏈ 이하이고, 다단(多段)으로 접속한 경우에 이득은 더욱 작아진다.Secondly, in the output circuit of the source follower circuit configuration, the gain is 0 dB or less, and the gain becomes smaller when connected in multiple stages.

셋째로, 인버터회로구성의 출력회로에 있어서는, 제조프로세스의 조건에 좌우되고, 임계치전압의 변동 등의 문제가 있고, 임계치전압이 변동된 경우에는 정확한 동작을 행하는 것이 곤란하게 된다.Third, in the output circuit of the inverter circuit configuration, depending on the conditions of the manufacturing process, there is a problem such as a change in the threshold voltage, and it becomes difficult to perform an accurate operation when the threshold voltage is changed.

끝으로, 종래의 CCD 등의 전하전송장치가 취급하는 신호는 아날로그신호이고, MOS트랜지스터를 많이 사용한 메모리 등의 반도체장치와 비교하여 약간 높은 전원전압을 사용하여 충분한 동작을 확보하는 것이 행하여지고 있었으나, 최근의 저전압화의 경향으로부터 CCD 등의 전하전송장치에 있어서도 메모리와 같은 낮은 전압으로 구동하는 것이 요구되고 있다. 이와 같은 저전압화를 도모한 경우에는, 특히 레벨상의 마진이 작아져서, 상기와 같은 DC레벨의 변동 등에 의해서는 정확한 동작을 행하는 것이 곤란하게 되고, 또 그 회로설계도 용이하지 않다.Finally, a signal handled by a charge transfer device such as a CCD is an analog signal, and a sufficient operation voltage is secured by using a slightly higher power supply voltage than a semiconductor device such as a memory using a large number of MOS transistors. Due to the recent trend toward lowering voltages, it is required to drive at low voltages such as memories even in charge transfer devices such as CCDs. In such a case of lowering the voltage, the margin on the level becomes particularly small, and it is difficult to perform the correct operation due to the above-described fluctuation of the DC level, and the circuit design is not easy.

그래서, 본 발명은 전술한 문제점을 감안하여, 저전압하에 있어서도 충분히 동작하고 또한 회로설계 등도 용이하게 행할 수 있고, 또 제조상의 불균일에도 강한 구성의 전하전송장치에 있어서의 출력회로의 제공을 목적으로 한다.Accordingly, the present invention has been made in view of the above-described problems, and an object thereof is to provide an output circuit in a charge transfer apparatus having a structure that can operate sufficiently under low voltage, can be easily designed, and is also resistant to manufacturing unevenness. .

본 발명은, 증폭회로와, 이 증폭회로의 입출력측의 최소한 한쪽에 접속되고, DC레벨을 일정하게 하기 위하여 귀환루프가 형성되어, 이득이 약 1이며, 입력된 신호에 대하여 비반전(非反轉)출력을 출력하는 버퍼회로를 구비하여 이루어지는 전하전송장치에 있어서의 출력회로에 의하여, 전술한 문제점을 해결한다.The present invention is connected to at least one of the amplification circuit and the input / output side of the amplifying circuit, and a feedback loop is formed in order to make the DC level constant, the gain is about 1, and the signal is non-inverted with respect to the input signal. I) The above-mentioned problem is solved by the output circuit in the charge transfer apparatus provided with the buffer circuit which outputs an output.

여기서, 상기 증폭회로는, 인버터회로나 소스폴로어회로를 사용할 수 있다. 또, 상기와 같은 버퍼회로로서는, 연산앰프나 인버터 또는 소스폴로어를 조합하고, 그 인버터(소스폴로어)의 출력이 연산앰프에 귀환(부귀환(負歸還))되는 회로구성의 이른바 버톤회로를 사용할 수 있다.In this case, the amplifying circuit may be an inverter circuit or a source follower circuit. As a buffer circuit as described above, a so-called button circuit having a circuit structure in which an operational amplifier, an inverter or a source follower are combined, and the output of the inverter (source follower) is fed back (negative feedback) to the operational amplifier. Can be used.

DC레벨을 일정하게 하기 위하여 귀환루프가 형성되어, 이득이 약 1이며, 입력된 신호에 대하여 비반전출력을 출력하는 버퍼회로를 증폭회로와 접속하여 감으로써, 출력회로의 각 부에 있어서의 레벨의 상하변동을 억제할 수 있고, 단일의 DC레벨을 기준으로 하여 용이하게 회로설계를 행하는 것이 가능하게 되고, 특히 저전압화를 도모한 경우나 출력회로의 일부에 샘플홀드회로나 로패스필터회로 등을 편입한 경우에 유효하다.A feedback loop is formed to keep the DC level constant, and the gain is about 1. The level in each part of the output circuit is connected by connecting a buffer circuit that outputs a non-inverted output to the input signal with an amplifier circuit. Up and down fluctuations can be suppressed, and circuit design can be easily performed on the basis of a single DC level. In particular, in the case of lowering the voltage or in part of the output circuit, a sample hold circuit, a low pass filter circuit, etc. It is valid when is incorporated.

본 발명의 적합한 실시예에 대하여 도면을 참조하면서 설명한다.A preferred embodiment of the present invention will be described with reference to the drawings.

[제1의 실시예][First Embodiment]

본 발명의 제1의 실시예는, 제1도 및 제3도에 나타낸 바와 같이, 증폭회로로서 소스폴로어구성의 회로를 가지며, DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로로서 버톤회로구성의 회로를 접속하여 이루어지는 것이다.As shown in Figs. 1 and 3, the first embodiment of the present invention has a circuit having a source follower configuration as an amplifying circuit, a buffer circuit having a constant DC level and a gain of about 1, as a buffer circuit. It is made by connecting the circuit of a structure.

먼저, 그 기본적 구성에 대하여, 제1도에 따라서 설명하면, 예를 들면 CCD의 플로팅게이트로부터 출력되는 출력신호가 입력되는 소스폴로어회로(10)와, 출력 DC레벨을 일정하게 하기 위한 버톤회로(20)를 가지고 있으며, 소스폴로어회로(10)의 출력부에 버톤회로(20)의 입력부가 접속되고, DC레벨의 변동이 억제된 출력이 가능한 회로구성으로 되어 있다.First, the basic configuration will be described with reference to FIG. 1, for example, a source follower circuit 10 into which an output signal output from a floating gate of a CCD is input, and a button circuit for making the output DC level constant. (20), the input part of the button circuit 20 is connected to the output part of the source follower circuit 10, and it is set as the circuit structure which the output which the change of DC level was suppressed is possible.

여기서, 제2도를 참조하면서, 상기 버톤회로(20)에 대하여 설명하면, 버톤회로(20)는, 연산앰프(20A)와 소스폴로어회로(20B)로 이루어지고, 그 소스폴로어회로(20B)의 출력이 상기 연산앰프(20A)에 부귀환되는 구성으로 되어 있다. 이 버톤회로(20) 전체로서는, 볼티지폴로어로서 기능하고, 높은 입력임피던스를 가지고, 낮은 출력임피던스를 가지게 된다. 따라서, 당해 전하전송장치의 출력회로의 DC레벨의 변동은 억제되고, 또한 다음 단에 각종 신호처리회로를 배설한 경우에도 유효하게 구동할 수 있게 된다.Here, referring to FIG. 2, the button circuit 20 will be described. The button circuit 20 includes an operational amplifier 20A and a source follower circuit 20B. The output of 20B is negatively fed back to the operational amplifier 20A. As the whole burton circuit 20, it functions as a voltage follower, has a high input impedance, and has a low output impedance. Therefore, the fluctuation of the DC level of the output circuit of the charge transfer device can be suppressed, and it can be effectively driven even when various signal processing circuits are arranged in the next stage.

그리고, 상기 소스폴로어회로(10)나 버톤회로(20)의 소스폴로어회로(20B)는, 각각 인버터회로로 해도 되고, 특히 버톤회로(20)에 인버터회로를 사용한 경우에는, 그 인버터회로는 귀환루프중의 회로이므로, 프로세스조건에 의한 트랜지스터특성 등의 변동이 있었을 때에도, 그 회로동작에의 영향은 작은 것으로 된다. 그리고, 인버터회로로 한 경우의 귀환루프는 정귀환(正歸還)루프로 되다.The source follower circuit 20B of the source follower circuit 10 and the button circuit 20 may be an inverter circuit, and in particular, when the inverter circuit is used for the button circuit 20, the inverter circuit. Since is a circuit in the feedback loop, even when there is a variation in transistor characteristics or the like due to process conditions, the influence on the circuit operation is small. The feedback loop in the case of the inverter circuit becomes a positive feedback loop.

제3도는 제1의 실시예의 전하전송장치에 있어서의 출력회로의 구체적 회로도이고, 먼저 소스폴러어회로(10)를 구성하도록, 전원전압과 접지전압의 사이에 직렬로 NMOS트랜지스터(11)와 NMOS트랜지스터(12)가 배설되어 있다. 입력부로 되는 NMOS트랜지스터(11)의 게이트는, 예를 들면 CCD의 플로팅게이트 FG와 접속하여 입력신호를 받아서 동작하고, 그 NMOS트랜지스터(11)의 소스로부터 출력신호가 다음 단의 버톤회로(20)의 NMOS트랜지스터(21)의 게이트에 공급된다. 상기 NMOS트랜지스터(12)는 부하로서 사용되고 있다.FIG. 3 is a specific circuit diagram of an output circuit in the charge transfer device of the first embodiment, and the NMOS transistor 11 and the NMOS in series between the power supply voltage and the ground voltage so as to constitute the source follower circuit 10 first. The transistor 12 is disposed. The gate of the NMOS transistor 11 serving as an input unit is connected to, for example, the floating gate FG of the CCD to receive an input signal and operates, and outputs the signal from the source of the NMOS transistor 11 to the next stage of the button circuit 20. Is supplied to the gate of the NMOS transistor 21. The NMOS transistor 12 is used as a load.

다음에, DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로인 버톤회로(20)는, 차동(差動)트랜지스터쌍을 구성하는 NMOS트랜지스터(21,22)와 커렌트미러에 접속된 PMOS트랜지스터(23,24) 및 정전류원(定電流源)으로서의 NMOS트랜지스터(25)로 이루어지는 연산증폭회로와, 전원전압과 전지전압의 사이에 직렬로 배설된 NMOS트랜지스터(26,27)로 이루어지는 소스폴로어회로로 이루어져 있다. 상기 NMOS트랜지스터(22)의 드레인에서 취출된 연산증폭회로의 출력신호는, 상기 NMOS트랜지스터(26)의 게이트에 입력되고, 소스폴로어회로의 출력신호는, 마이너스입력의 NMOS트랜지스터(22)의 게이트에 입력되어 부귀환루프를 구성하고 있다. 그리고, 당해 출력회로의 출력은, 상기 소스폴로어회로의 NMOS트랜지스터(26)의 소스로부터 취출되는 구성으로 되어 있다.Next, the Burton circuit 20, which is a buffer circuit whose DC level is constant and the gain is about 1, has NMOS transistors 21 and 22 constituting a differential transistor pair and a PMOS transistor connected to the current mirror. Source follower consisting of an operational amplifier circuit composed of (23, 24) and an NMOS transistor (25) as a constant current source, and NMOS transistors (26, 27) arranged in series between a power supply voltage and a battery voltage. It consists of a circuit. The output signal of the operational amplifier circuit taken out from the drain of the NMOS transistor 22 is input to the gate of the NMOS transistor 26, and the output signal of the source follower circuit is the gate of the NMOS transistor 22 of negative input. It is input to and configures a negative feedback loop. The output of the output circuit is configured to be taken out from the source of the NMOS transistor 26 of the source follower circuit.

이와 같은 회로구성으로 함으로써, 본 실시예의 전하전송장치에 있어서의 출력회로는, 출력저임피던스로 되고, DC레벨의 변동은 억제되고, 다음 단에 각종 신호처리회로를 배설한 경우에도 유효하게 구동할 수 있게 된다. 그리고, 특히 전하전송장치의 저전압화를 도모한 경우에도, DC레벨을 정하여 회로설계가 가능하게되고, 레벨상의 마진을 크게 잡을 수 있고, 신호의 다이나믹레인지를 크게 할 수 있다. 또한, 프로세스상의 원인에 의한 특성의 불균일도 흡수된다. 그리고, 버톤회로(20)는 연산증폭회로와 인버터회로의 조합에 의한 것으로도 좋다. 또, 상기 소스폴로어회로(10)의 입력측에 DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로를 배치해도 된다.With such a circuit configuration, the output circuit in the charge transfer device of the present embodiment becomes output low impedance, the variation of the DC level is suppressed, and it can be effectively driven even when various signal processing circuits are arranged in the next stage. Will be. In particular, even in the case of lowering the voltage of the charge transfer device, the circuit design can be made by setting the DC level, the margin on the level can be large, and the dynamic range of the signal can be increased. In addition, unevenness in characteristics due to process causes is also absorbed. The button circuit 20 may be formed by a combination of an operational amplifier circuit and an inverter circuit. Further, a buffer circuit having a constant DC level and a gain of about 1 may be arranged on the input side of the source follower circuit 10.

[제2의 실시예]Second Embodiment

본 발명의 제2의 실시예는, 제4도 및 제5도에 나타낸 바와 같이, 증폭회로로서 소스폴로어구성의 회로를 가지고, DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로로서 버톤회로구성의 회로를 접속하고, 또한 그 출력측에 로패스필터회로 및 버퍼회로를 배설한 것이다.As shown in Figs. 4 and 5, the second embodiment of the present invention has a source follower configuration circuit as an amplifier circuit, a buffer circuit having a constant DC level and a gain of about 1, as a buffer circuit. The circuit of the structure is connected, and a low pass filter circuit and a buffer circuit are arranged on the output side.

먼저, 그 기본적 구성에 대하여, 제4도에 따라서 설명하면, 예를 들면 CCD의 플로팅게이트로부터 출력되는 출력신호가 입력되는 소스폴로어회로(10)와, 출력 DC레벨을 일정하게 하기 위한 버톤회로(20)를 가지고 있으며, 이 버톤회로(20)의 출력측에는 액티브로패스필터회로(50)가 접속되고, 또한 그 액티브로패스필터회로(50)의 출력측에는 버톤회로(60)가 접속되어 있다.First, the basic configuration will be described with reference to FIG. 4, for example, a source follower circuit 10 into which an output signal output from a floating gate of a CCD is input, and a button circuit for making the output DC level constant. (20), an active pass filter circuit 50 is connected to the output side of the button circuit 20, and a button circuit 60 is connected to the output side of the active pass filter circuit 50. .

이와 같은 본 실시예의 전하전송장치에 있어서의 출력회로는, 상기 액티브로패스필터회로(50)의 입력측뿐만 아니라 출력측에도 DC레벨이 일정하고 이득이 약 1이 되는 버톤회로(20,60)를 배설하고 있기 때문에, DC레벨의 변동을 억제하고 또한 이득을 유지할 수 있고, 회로설계를 용이한 것으로 할 수 있다.The output circuit in the charge transfer device of the present embodiment is provided with the tonton circuits 20 and 60 whose DC level is constant and the gain is about 1 not only on the input side but also on the output side of the active pass filter circuit 50. Therefore, the fluctuation of the DC level can be suppressed, the gain can be maintained, and the circuit design can be made easy.

제5도는 이와 같은 본 실시예의 일구체예이고, 먼저 소스폴로어회로(10)로서, 전원전압과 접지전압의 사이에 직렬로 NMOS트랜지스터(11)와 NMOS트랜지스터(12)가 배설되어 있다. NMOS트랜지스터(11)의 게이트는, 예를 들면 CCD의 플로팅게이트와 접속하여 입력신호를 받아서 동작하고, 그 NMOS트랜지스터(11)의 소스로부터 출력신호가 다음 단의 버톤회로(20)의 NMOS트랜지스터(21)의 게이트에 공급된다. 상기 NMOS트랜지스터(12)는 부하로서 사용되고 있다.5 is an example of this embodiment. First, as the source follower circuit 10, an NMOS transistor 11 and an NMOS transistor 12 are arranged in series between a power supply voltage and a ground voltage. The gate of the NMOS transistor 11, for example, is connected to a floating gate of a CCD to receive an input signal, and operates. The NMOS transistor of the button circuit 20 of the next stage has an output signal from a source of the NMOS transistor 11; 21 is supplied to the gate. The NMOS transistor 12 is used as a load.

다음에, DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로인 버톤회로(20)는, 차동트랜지스터쌍을 구성하는 NMOS트랜지스터(21,22)의 커렌트미러에 접속된 PMOS트랜지스터(23,24) 및 정전류원으로서의 NMOS트랜지스터(25)로 이루어지는 연산증폭회로와, 전원전압과 접지전압의 사이에 직렬로 배설된 NMOS트랜지스터(26,27)로 이루어지는 소스폴로어회로로 이루어져 있다. 상기 NMOS트랜지스터(22)의 드레인에서 취출된 연산증폭회로의 출력신호는, 상기 NMOS트랜지스터(26)의 게이트에 입력되고, 그 NMOS트랜지스터(26)의 소스에서 취출되는 소스폴로어회로의 출력신호는, 마이너스입력의 NMOS트랜지스터(22)의 게이트에 입력되어 부귀환루프를 구성하고 있다.Next, the Burton circuit 20, which is a buffer circuit whose DC level is constant and the gain is about 1, has PMOS transistors 23 and 24 connected to the current mirrors of the NMOS transistors 21 and 22 constituting the differential transistor pair. And an operational amplifier circuit composed of an NMOS transistor 25 as a constant current source, and a source follower circuit composed of NMOS transistors 26 and 27 disposed in series between a power supply voltage and a ground voltage. The output signal of the operational amplifier circuit taken out from the drain of the NMOS transistor 22 is input to the gate of the NMOS transistor 26, and the output signal of the source follower circuit taken out from the source of the NMOS transistor 26 is Is input to the gate of the negative input NMOS transistor 22 to form a negative feedback loop.

그리고, 이 버톤회로(20)의 출력부인 상기 NMOS트랜지스터(26)의 소스에는, 액티브로패스필터회로(50)가 접속된다. 이 액티브로패스필터회로(50)는, 저항으로서 기능하는 MOS트랜지스터(51a)에 접속되고, 그 타단에는 정귀환루프에 있어서의 커패시터(52a)와 제2의 저항으로서 기능하는 MOS트랜지스터(51b)가 접속되고, 그 MOS트랜지스터(51b)의 타단에는, 제2의 커패시터(52b)가 접속된다. 이들 MOS트랜지스터(51a,51b) 및 커패시터(52a,52b)에 의하여 당해 액티브로패스필터회로(50)의 시정수(時定數)특성을 정할 수 있다. 그리고, 상기 MOS트랜지스터(51b)의 타단으로부터는, 또한 연산증폭회로가 접속되어 있고, 이 연산증폭회로는, 차동트랜지스터쌍을 구성하는 NMOS트랜지스터(53,54)와 커렌트미러에 접속된 PMOS트랜지스터(55,56) 및 정전류원으로서의 NMOS트랜지스터(57)에 의하여 구성되어 있다. 이 연산증폭회로의 출력은, 상기 NMOS트랜지스터(54)의 드레인에서 취출되어 소스폴로어회로의 NMOS트랜지스터(58)의 게이트에 접속되고, 부하인 NMOS트랜지스터(59)의 접속점인 당해 NMOS트랜지스터(58)의 소스로부터 상기 연산증폭회로의 NMOS트랜지스터(54)의 게이트에 접속되는 부귀환루프가 형성되어 있다. 그리고, 그 부귀환루프가 형성된 NMOS트랜지스터(58)의 소스로부터 상기 커패시터(52a)를 가진 정귀환루프가 접속되고, 또한 그곳으로부터 다음 단의 버톤회로(60)에 접속되도록 구성되어 있다.An active pass filter circuit 50 is connected to the source of the NMOS transistor 26 which is an output of the button circuit 20. The active pass filter circuit 50 is connected to a MOS transistor 51a functioning as a resistor, and at the other end thereof, the capacitor 52a in the positive feedback loop and the MOS transistor 51b functioning as the second resistance are provided. The second capacitor 52b is connected to the other end of the MOS transistor 51b. The time constant characteristics of the active pass filter circuit 50 can be determined by these MOS transistors 51a and 51b and capacitors 52a and 52b. An operational amplifier circuit is further connected from the other end of the MOS transistor 51b, and the operational amplifier circuit is connected to the NMOS transistors 53 and 54 constituting the differential transistor pair and the PMOS transistor connected to the current mirror. And NMOS transistors 57 as constant current sources. The output of the operational amplifier circuit is taken out of the drain of the NMOS transistor 54 and connected to the gate of the NMOS transistor 58 of the source follower circuit, and the NMOS transistor 58 which is a connection point of the NMOS transistor 59 serving as a load. Negative feedback loop is formed from the source of the transistor to the gate of the NMOS transistor 54 of the operational amplifier circuit. The positive feedback loop having the capacitor 52a is connected from the source of the NMOS transistor 58 having the negative feedback loop formed thereon, and the negative feedback loop 60 is connected to the next-level button circuit 60 therefrom.

이와 같은 액티브로패스필터회로(50)의 다음에는, DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로인 버톤회로(60)가 접속되어 있다. 이 버톤회로(60)는, 상기 버톤회로(20)와 마찬가지로, 차동트랜지스터쌍을 구성하는 NMOS트랜지스터(61,62)와 커렌트미러에 접속된 PMOS트랜지스터(63,64) 및 정전류원으로서의 NMOS트랜지스터(65)로 이루어지는 연산증폭회로와, 전원전압과 접지전압의 사이에 직렬로 배설된 NMOS트랜지스터(66,67)로 이루어지는 소스폴로어회로로 이루어져 있다. 상기 NMOS트랜지스터(62)의 드레인에서 취출된 연산증폭회로의 출력신호는, 상기 NMOS트랜지스터(66)의 게이트에 입력되고, 그 NMOS트랜지스터(66)의 소스로부터는, 마이너스입력의 NMOS트랜지스터(62)의 게이트에 입력되는 부귀환루프가 배설되어 있다. 그리고, 상기 NMOS트랜지스터(66)의 소스로부터는, 또한 출력신호가 취출되고, 이 출력신호는 당해 액티브로패스필터를 가진 출력회로의 출력신호로서, 다른 신호처리장치로 전송되게 된다.Next to the active pass filter circuit 50, a button circuit 60, which is a buffer circuit having a constant DC level and a gain of about 1, is connected. Like the button circuit 20, the button circuit 60 includes the NMOS transistors 61 and 62 constituting the differential transistor pair, the PMOS transistors 63 and 64 connected to the current mirror, and the NMOS transistor as a constant current source. An operational amplifier circuit (65) and a source follower circuit composed of NMOS transistors (66, 67) disposed in series between the power supply voltage and the ground voltage. The output signal of the operational amplifier circuit taken out from the drain of the NMOS transistor 62 is input to the gate of the NMOS transistor 66, and from the source of the NMOS transistor 66, a negative input NMOS transistor 62 is input. The negative feedback loop which is input to the gate of is provided. An output signal is further extracted from the source of the NMOS transistor 66, and the output signal is transmitted to another signal processing apparatus as an output signal of the output circuit having the active pass filter.

이와 같은 구성을 가진 본 실시예의 전하전송장치에 있어서의 출력회로는, 상기 액티브로패스필터회로(50)를, DC레벨이 일정하고 이득이 약 1이 되는 버톤회로(20) 및 버톤회로(60)의 사이에 두고 존재시키고 있다. 즉, 버톤회로(20,60)에서 DC레벨의 변동없이 이 액티브로패스필터회로(50)가 배설되게 되고, 이와 같이 버톤회로를 배설함으로써 회로설계상 곤란없이 출력회로 자체를 다기능화할 수 있게 된다.The output circuit of the charge transfer device of the present embodiment having such a configuration uses the active pass filter circuit 50, which includes a vernier circuit 20 and a vernier circuit 60 having a constant DC level and a gain of about 1. ) To exist between. That is, the active pass filter circuit 50 is disposed in the button circuits 20 and 60 without a change in the DC level. Thus, by arranging the button circuits as described above, the output circuit itself can be multifunctional without difficulty in circuit design. .

또, DC레벨을 일정하게 유지할 수 있으므로, CCD 등의 저전압화의 경향에 따라서 출력회로의 전원전압 자체를 저전압으로 했을 때에도, 레벨의 마진을 크게 확보할 수 있고, 다이나믹레인지를 크게 잡아서 충분한 동작을 시키도록 할 수 있다.In addition, since the DC level can be kept constant, the margin of the level can be secured largely even when the power supply voltage itself of the output circuit is made low according to the tendency of lowering the voltage of the CCD or the like. You can do that.

또, 버톤회로는, 귀환계를 가지고 있으며, 가령 이 귀환계를 구성하는 트랜지스터의 특성이 프로세스조건에 의하여 변동하였다고 해도, 직접으로 구동하기 위한 트랜지스터는 아니고 귀환계내에서 동작하는 것이므로, 제조프로세스조건의 변동에 의한 악영향을 충분히 작게 할 수 있다.In addition, the button circuit has a feedback system. For example, even if the characteristics of the transistors constituting the feedback system vary depending on the process conditions, they operate in the feedback system instead of directly driving transistors. The adverse effect by a change can be made small enough.

그리고, 전술한 소스폴로어구성으로 되는 NMOS트랜지스터(11,12,26,27,58,59,66,67)는, 각각 인버터구성으로 해도 되고, 또 소스폴러어회로(10)가 없는 구성으로 하고, 버톤회로(20), 액티브로패스필터회로(50)가, 버톤회로(60)가 직렬로 접속되는 회로구성으로 해도 된다.In addition, the NMOS transistors 11, 12, 26, 27, 58, 59, 66, and 67 having the above-described source follower configuration may be configured as inverters, and the source follower circuit 10 may be omitted. In addition, it is good also as a circuit structure in which the button circuit 20 and the active pass filter circuit 50 are connected in series.

[제3의 실시예]Third Embodiment

전하전송장치에 있어서의 출력회로의 제3의 실시예는, 제6도 및 제7도에 나타낸 바와 같이, 증폭회로로서 소스폴로어구성의 회로를 가지고, DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로로서 버톤회로구성의 회로를 접속하고, 이것에 샘플홀드회로를 접속하여 마찬가지로 DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로를 접속하고, 또한 그 출력측에 로패스필터회로 및 버퍼회로를 배설한 것이다.The third embodiment of the output circuit in the charge transfer apparatus has a circuit having a source follower configuration as the amplifying circuit, as shown in Figs. 6 and 7, where the DC level is constant and the gain is about one. As a buffer circuit to be used, a circuit having a button circuit configuration is connected, and a sample hold circuit is connected to the buffer circuit having a constant DC level and a gain of about 1, and a low pass filter circuit and a buffer circuit on the output side thereof. It is excreted.

먼저, 그 기본적 구성에 대하여, 제6도에 따라서 설명하면, 예를 들면 CCD의 플로팅게이트로부터 출력되는 출력신호가 입력되는 소스폴로어회로(10)에 출력 DC레벨을 일정하게 하기 위한 버톤회로(20)가 접속되어 있다. 이 버톤회로(20)의 출력측에는 일정시간 레벨을 유지하여 동작하는 샘플홀드회로(30)가 접속되고, 또한 그 샘플홀드회로(30)의 출력측에는 DC레벨이 일정하게 되어 이득이 약 1인 버퍼회로로서 버톤회로(40)가 접속되어 있다. 이 버톤회로(40)의 출력측에는 액티브로패스필터회로(50)가 접속되고, 또한 그 액티브로패스필터회로(50)의 출력측에는 버톤회로(60)가 접속되어 있다.First, the basic configuration will be described with reference to FIG. 6, for example, a button circuit for making the output DC level constant in the source follower circuit 10 to which the output signal output from the floating gate of the CCD is input. 20) is connected. On the output side of the button circuit 20, a sample hold circuit 30 which operates at a constant time level is connected, and at the output side of the sample hold circuit 30, the DC level is constant and the buffer having a gain of about 1. The button circuit 40 is connected as a circuit. An active pass filter circuit 50 is connected to the output side of the button circuit 40, and a button circuit 60 is connected to the output side of the active pass filter circuit 50.

이와 같은 본 실시예의 전하장치에 있어서의 출력회로는, 상기 소스폴로어회로(10), 상기 샘플홀드회로(30) 및 상기 액티브로패스필터회로(50)가, 각각 DC레벨이 일정하고 이득이 약 1이 되는 버톤회로(20,40,60)로 각각 구획되는 구성으로 되어 있고, 그러므로 DC레벨의 변동을 억제하고 또한 이득을 유지할 수 있고, 그 회로설계를 용이한 것으로 할 수 있다. 즉, 상기 버톤회로(20,40,60)는 각각 고입력 저출력 임피던스이므로, 레벨의 마진을 확보하고, 저전압화를 도모한 경우라도 충분히 동작시키는 것이 가능하게 된다.As for the output circuit in the charge device of this embodiment, the source follower circuit 10, the sample hold circuit 30 and the active pass filter circuit 50 each have a constant DC level and a high gain. The structure is partitioned into each of the button circuits 20, 40, and 60, which are about one. Therefore, the fluctuation of the DC level can be suppressed and the gain can be maintained, and the circuit design can be made easy. That is, since the button circuits 20, 40, and 60 each have a high input and low output impedance, it is possible to ensure sufficient level margin and to operate sufficiently even when the voltage is reduced.

제7도는 이와 같은 전하전송장치에 있어서의 출력회로의 구체적 일예이고, 먼저 소스폴로어회로(10)로서, 전원전압과 접지전압의 사이에 직렬로 NMOS트랜지스터(11)와 NMOS트랜지스터(12)가 배설되어 있다. NMOS트랜지스터(11)의 게이트는, 예를 들면 CCD의 플로팅게이트와 접속하여 입력신호를 받아서 동작하고, 그 NMOS트랜지스터(11)의 소스로부터 출력신호가 다음 단의 버톤회로(20)의 NMOS트랜지스터(21)의 게이트에 공급된다. 상기 NMOS트랜지스터(12)는 부하로서 사용되고 있다.7 is a specific example of an output circuit in such a charge transfer device. First, as a source follower circuit 10, an NMOS transistor 11 and an NMOS transistor 12 are arranged in series between a power supply voltage and a ground voltage. Excreted. The gate of the NMOS transistor 11, for example, is connected to a floating gate of a CCD to receive an input signal, and operates. The NMOS transistor of the button circuit 20 of the next stage has an output signal from a source of the NMOS transistor 11; 21 is supplied to the gate. The NMOS transistor 12 is used as a load.

다음에, DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로인 버톤회로(20)는, 차동트랜지스터쌍을 구성하는 NMOS트랜지스터(21,22)와 커렌트미러에 접속된 PMOS트랜지스터(23,24) 및 정전류원으로서의 NMOS트랜지스터(25)로 이루어지는 연산증폭회로와, 전원전압과 접지전압의 사이에 직렬로 배설된 NMOS트랜지스터(26,27)로 이루어지는 소스폴로어회로로 이루어져 있다. 상기 NMOS트랜지스터(22)의 드레인에서 취출된 연산증폭회로의 출력신호는, 상기 NMOS트랜지스터(26)의 게이트에 입력되고, 그 NMOS트랜지스터(26)의 소스에서 취출되는 소스폴로어회로의 출력신호는, 마이너스입력의 NMOS트랜지스터(22)의 게이트에 입력되어 부귀환루프를 구성하고 있다.Next, the Burton circuit 20, which is a buffer circuit whose DC level is constant and the gain is about 1, has NMOS transistors 21 and 22 constituting the differential transistor pair and PMOS transistors 23 and 24 connected to the current mirror. And an operational amplifier circuit composed of an NMOS transistor 25 as a constant current source, and a source follower circuit composed of NMOS transistors 26 and 27 disposed in series between a power supply voltage and a ground voltage. The output signal of the operational amplifier circuit taken out from the drain of the NMOS transistor 22 is input to the gate of the NMOS transistor 26, and the output signal of the source follower circuit taken out from the source of the NMOS transistor 26 is Is input to the gate of the negative input NMOS transistor 22 to form a negative feedback loop.

그리고, 이 버톤회로(20)의 출력부인 상기 NMOS트랜지스터(26)의 소스에는, 본 실시예에서는 샘플홀드회로(30)가 접속된다. 이 샘플홀드회로(30)는, 샘플링신호가 게이트에 전달되는 스위칭트랜지스터(31)와, 샘플홀드커패시터(32)로 이루어져 있다. 이 샘플홀드회로(30)의 동작은, 상기 스위칭트랜지스터(31)의 게이트에 공급되는 샘플홀드펄스에 따라서 스위칭트랜지스터(31)가 온·오프동작하고, 그 동작에 의하여, 신호의 어떤 레벨이 상기 샘플홀드커패시터(32)에 축적된다.In this embodiment, a sample hold circuit 30 is connected to a source of the NMOS transistor 26 which is an output of the button circuit 20. The sample hold circuit 30 includes a switching transistor 31 through which a sampling signal is transmitted to a gate, and a sample hold capacitor 32. In the operation of the sample hold circuit 30, the switching transistor 31 is turned on and off in accordance with the sample hold pulse supplied to the gate of the switching transistor 31. As a result, a certain level of the signal is increased. Accumulated in the sample hold capacitor 32.

다음에, 이와 같은 샘플홀드회로(30)의 출력측에는, 상기 버톤회로(20)와 대략 동일한 버톤회로(40)가 접속된다. 이 버톤회로(40)에 의하여, 상기 샘플홀드회로(30)와 다음의 액티브로패스필터회로(50)와의 사이의 DC레벨의 변동이 억제되고, 이득의 저하도 없다. 이 버톤회로(40)는, 차동트랜지스터쌍을 구성하는 NMOS트랜지스터(41,42)와 커렌트미러에 접속된 PMOS트랜지스터(43,44) 및 정전류원으로서의 NMOS트랜지스터(45)로 이루어지는 연산증폭회로와, 전원전압과 접지전압의 사이에 직렬로 배설된 NMOS트랜지스터(46,47)로 이루어지는 소스폴로어회로로 이루어져 있다. 상기 NMOS트랜지스터(42)의 드레인에서 취출된 연산증폭회로의 출력신호는, 상기 NMOS트랜지스터(46)의 게이트에 입력되고, 그 NMOS트랜지스터(46)의 소스에서 취출되는 소스폴로어회로의 출력신호는, 마이너스입력의 NMOS트랜지스터(42)의 게이트에 입력되어 부귀환루프를 구성하고 있다.Next, on the output side of the sample hold circuit 30, a button circuit 40 substantially the same as the button circuit 20 is connected. By the button circuit 40, the fluctuation of the DC level between the sample hold circuit 30 and the next active pass filter circuit 50 is suppressed, and there is no decrease in gain. The button circuit 40 includes an operational amplifier circuit composed of NMOS transistors 41 and 42 constituting a differential transistor pair, PMOS transistors 43 and 44 connected to a current mirror, and an NMOS transistor 45 as a constant current source. And a source follower circuit composed of NMOS transistors 46 and 47 disposed in series between the power supply voltage and the ground voltage. The output signal of the operational amplifier circuit taken out from the drain of the NMOS transistor 42 is input to the gate of the NMOS transistor 46, and the output signal of the source follower circuit taken out from the source of the NMOS transistor 46 is Is input to the gate of the negative input NMOS transistor 42 to form a negative feedback loop.

다음에, 이 버톤회로(40)의 출력측에 배치되는 액티브로패스필터회로(50)에 대해서는, 전술한 제2의 실시예의 것과 마찬가지로, 상기 버톤회로(40)의 NMOS트랜지스터(46)의 소스가 저항으로서 기능하는 MOS트랜지스터(51a)에 접속되고, 그 타단에는 정귀환루프에 있어서의 커패시터(52a)와 제2의 저항으로서 기능하는 MOS트랜지스터(51b)가 접속되고, 그 MOS트랜지스터(51b)의 타단에는, 제2의 커패시터(52b)가 접속되는 구성으로 되어 있다. 그리고, 상기 MOS트랜지스터(51b)의 타단으로부터는, 또한 연산증폭회로가 접속되어 있고, 이 연산증폭회로는, 차동트랜지스터쌍을 구성하는 NMOS트랜지스터(53,54)와, 커렌트미러에 접속된 PMOS트랜지스터(55,56) 및 정전류원으로서의 NMOS트랜지스터(57)에 의하여 구성되어 있다. 이 연산증폭회로의 출력은, 상기 NMOS트랜지스터(54)의 드레인에서 취출되어 소스폴로어회로의 NMOS트랜지스터(58)의 게이트에 접속되고, 부하인 NMOS트랜지스터(59)의 접속점인 당해 NMOS트랜지스터(58)의 소스로부터 상기 연산증폭회로의 NMOS트랜지스터(54)의 게이트에 접속되는 부귀환루프가 형성되어 있다. 그리고, 그 부귀환루프가 형성된 NMOS트랜지스터(58)의 소스로부터 상기 커패시터(52a)를 가진 정귀환루프가 접속되고, 또한 그곳으로부터 다음 단의 버톤회로(60)에 접속되도록 구성되어 있다.Next, with respect to the active pass filter circuit 50 disposed on the output side of the button circuit 40, the source of the NMOS transistor 46 of the button circuit 40 is similar to that of the second embodiment described above. A capacitor 52a in the positive feedback loop and a MOS transistor 51b functioning as the second resistor are connected to the other end of the MOS transistor 51a which functions as a resistor, and the other end of the MOS transistor 51b. In this configuration, the second capacitor 52b is connected. An operational amplifier circuit is further connected from the other end of the MOS transistor 51b, and the operational amplifier circuit includes NMOS transistors 53 and 54 constituting a differential transistor pair and a PMOS connected to the current mirror. The transistors 55 and 56 and the NMOS transistor 57 as a constant current source are constituted. The output of the operational amplifier circuit is taken out of the drain of the NMOS transistor 54 and connected to the gate of the NMOS transistor 58 of the source follower circuit, and the NMOS transistor 58 which is a connection point of the NMOS transistor 59 serving as a load. Negative feedback loop is formed from the source of the transistor to the gate of the NMOS transistor 54 of the operational amplifier circuit. The positive feedback loop having the capacitor 52a is connected from the source of the NMOS transistor 58 having the negative feedback loop formed thereon, and the negative feedback loop 60 is connected to the next-level button circuit 60 therefrom.

이와 같은 액티브로패스필터회로(50)의 다음에는, DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로인 버톤회로(60)가 접속되어 있다. 이 버톤회로(60)는, 상기 버톤회로(20)와 마찬가지로, 차동트랜지스터쌍을 구성하는 NMOS트랜지스터(61,62)와 커렌트미러에 접속된 PMOS트랜지스터(63,64) 및 정전류원으로서의 NMOS트랜지스터(65)로 이루어지는 연산증폭회로와, 전원전압과 접지전압의 사이에 직렬로 배설된 NMOS트랜지스터(66,67)로 이루어지는 소스폴로어회로로 이루어져 있다. 상기 NMOS트랜지스터(62)의 드레인에서 취출된 연산증폭회로의 출력신호는, 상기 NMOS트랜지스터(66)의 게이트에 입력되고, 그 NMOS트랜지스터(66)의 소스로부터는, 마이너스입력의 NMOS트랜지스터(62)의 게이트에 입력되는 부귀환루프가 배설되어 있다. 그리고, 상기 NMOS트랜지스터(66)의 소스로부터는, 또한 출력신호가 취출되고, 이 출력신호는 당해 액티브로패스필터를 가진 출력회로의 출력신호로서, 다른 신호처리장치로 전송되게 된다.Next to the active pass filter circuit 50, a button circuit 60, which is a buffer circuit having a constant DC level and a gain of about 1, is connected. Like the button circuit 20, the button circuit 60 includes the NMOS transistors 61 and 62 constituting the differential transistor pair, the PMOS transistors 63 and 64 connected to the current mirror, and the NMOS transistor as a constant current source. An operational amplifier circuit (65) and a source follower circuit composed of NMOS transistors (66, 67) disposed in series between the power supply voltage and the ground voltage. The output signal of the operational amplifier circuit taken out from the drain of the NMOS transistor 62 is input to the gate of the NMOS transistor 66, and from the source of the NMOS transistor 66, a negative input NMOS transistor 62 is input. The negative feedback loop which is input to the gate of is provided. An output signal is further extracted from the source of the NMOS transistor 66, and the output signal is transmitted to another signal processing apparatus as an output signal of the output circuit having the active pass filter.

이와 같은 구성을 가진 본 실시예의 전하전송장치에 있어서의 출력회로는, 상기 샘플홀드회로(30)와, 상기 액티브로패스필터회로(50)는, 각각 DC레벨이 일정하고 이득이 약 1이 되는 버톤회로(20,40,60)에 의하여 사이에 두어 배치되어 있다. 따라서, 이들 각 버톤회로(20,40,60)에서 DC레벨의 변동을 유효하게 억제할 수 있고, 상기 샘플홀드회로(30)나 상기 액티브로패스필터회로(50)를 회로설계상 곤란없이 배치하는 것이 가능하게 된다.The output circuit of the charge transfer device of the present embodiment having such a configuration has a constant DC level and a gain of about 1 for the sample hold circuit 30 and the active pass filter circuit 50, respectively. It is arrange | positioned by the button circuits 20, 40, 60. Therefore, the variation of the DC level can be effectively suppressed in each of the button circuits 20, 40 and 60, and the sample hold circuit 30 and the active pass filter circuit 50 are arranged without difficulty in circuit design. It becomes possible.

또, CCD 등의 저전압화의 경향에 따라서 출력회로의 전원전압 자체를 저전압으로 했을 때라도, 레벨의 마진을 크게 확보할 수 있고, 다이나믹레인지를 크게 잡아서 충분한 동작을 시키도록 할 수 있고, 또한 트랜지스터의 특성 등이 프로세스조건에 의하여 변동되었다고 해도, 귀환계에 있어서는 제조프로세스조건의 변동에 의한 악영향을 충분히 작게 할 수 있다. 또, 상기 버톤회로(20,40,60) 및 액티브로패스필터회로(50)의 각 버톤회로구성은 대략 동일한 구성으로 되고, 회로배치작업상이나 프로세스상에 있어서 그 취급에 편리하다.In addition, according to the tendency of low voltage of CCD and the like, even when the power supply voltage itself of the output circuit is made low, the margin of the level can be secured largely, and the dynamic range can be large enough to allow sufficient operation. Even if the characteristic or the like is changed by the process conditions, in the feedback system, the adverse effect due to the variation of the manufacturing process conditions can be sufficiently reduced. Each of the button circuits of the button circuits 20, 40, 60 and the active pass filter circuit 50 has substantially the same configuration, and is convenient for handling in the circuit arrangement operation or process.

그리고, 전술한 소스폴로어구성으로 되는 NMOS트랜지스터(11,12,26,27,46,47,58,59,66,67)는, 각각 인버터구성으로 해도 되고, 또 소스폴로어회로(10)가 없는 구성으로 해도 된다.The NMOS transistors 11, 12, 26, 27, 46, 47, 58, 59, 66, and 67 having the above-described source follower configuration may be configured as inverters, and the source follower circuit 10 may also be used. It is good also as a structure without.

또, 전술한 실시예에서는, 증폭회로에 버톤회로를 버퍼회로로서 접속하고, 또한 액티브로패스필터회로나 샘플홀드회로를 가한 것에 대하여 설명하였으나, 이들 액티브로패스필터회로나 샘플홀드회로를 가한 것에 한정되지 않고, 또한 다른 신호처리회로를 버톤회로 등의 DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로의 사이에 두도록 한 구성으로 하는 것도 가능하다.In addition, in the above-described embodiment, it has been explained that the amplification circuit is connected to the buffer circuit as a buffer circuit, and that an active pass filter circuit or a sample hold circuit is added. The present invention is not limited to this, and another signal processing circuit may be provided between the buffer circuits having a constant DC level and a gain of about 1, such as a button circuit.

본 발명의 전하전송장치에 있어서의 출력회로는, DC레벨이 일정하고 이득이 약 1이 되는 버퍼회로를 사용하고, 이 버퍼회로에 의하여, DC레벨의 변동을 억제하여, 레벨의 마진을 크게 하고, 당해 출력회로의 다이나믹레인지를 크게 할 수 있다. 그러므로, 저전압화를 도모했을 때에도 용이하게 회로설계하는 것이 가능하고, 다기능화를 도모한 경우에 유리하다.The output circuit in the charge transfer device of the present invention uses a buffer circuit whose DC level is constant and the gain is about 1. The buffer circuit suppresses the variation of the DC level to increase the margin of the level. Therefore, the dynamic range of the output circuit can be increased. Therefore, it is possible to easily design the circuit even when the voltage is reduced, which is advantageous in the case of achieving the multifunctionality.

또, 귀환계에 있어서의 트랜지스터의 특성이 변동된 경우에 있어서도, 본 발명의 출력회로에서는 그 프로세스상의 악영향을 충분히 작게 할 수 있다.In addition, even when the characteristics of the transistor in the feedback system are varied, the adverse effect on the process can be sufficiently reduced in the output circuit of the present invention.

Claims (5)

전하전송장치 출력 신호를 입력하는 제1증폭회로와, 상기 제1증폭회로의 출력을 입력으로 하는 연산증폭회로와 상기 연산증폭회로의 출력에 연결되는 제2증폭회로로 이루어지는 버톤회로를 포함하며, 상기 버톤회로는 상기 제2증폭회로의 출력이 상기 연산증폭회로의 입력에 귀환되어 DC레벨이 일정하게 되고, 이득이 약 1인 전하전송장치에 있어서의 출력 회로.A first amplification circuit for inputting an output signal of a charge transfer device, an amplification circuit for inputting an output of the first amplification circuit, and a button circuit comprising a second amplification circuit connected to an output of the amplification circuit, The output circuit of the charge transfer device of the button circuit has the output of the second amplifier circuit fed back to the input of the operational amplifier circuit so that the DC level is constant and the gain is about one. 제1항에 있어서, 상기 제2증폭회로는 소스폴로어인 전하전송장치에 있어서의 출력 회로.The output circuit of claim 1, wherein the second amplifier circuit is a source follower. 제1항에 있어서, 상기 제2증폭회로는 인버터인 전하전송장치에 있어서의 출력 회로.An output circuit according to claim 1, wherein said second amplification circuit is an inverter. 전하전송장치의 출력을 입력으로 하는 증폭회로와, 상기 증폭회로의 출력 신호를 입력 신호로 입력으로 하는 버톤회로를 포함하며, 상기 버톤회로는 상기 입력 신호와 부귀환된 피드백신호의 차를 증폭하기 위한 연산증폭회로와, 상기 연산증폭회로의 출력이 공급되는 소스폴로어회로 또는 인버터회로로 이루어지며, 상기 소스폴로어회로 또는 인버터회로의 출력으로부터 피드백 신호가 상기 연산증폭회로의 입력에 귀환되어 DC레벨이 일정하게 되고, 이득이 약 1인 전하전송장치에 있어서의 출력 회로.And an amplification circuit for inputting the output of the charge transfer device, and a button circuit for inputting the output signal of the amplification circuit as an input signal, wherein the button circuit amplifies the difference between the input signal and the negative feedback signal. And an operational amplifier circuit and a source follower circuit or an inverter circuit to which the output of the operational amplifier circuit is supplied. A feedback signal from the output of the source follower circuit or inverter circuit is fed back to the input of the operational amplifier circuit and An output circuit in a charge transfer apparatus in which the level is constant and the gain is about one. 전하전송장치의 출력을 신호 처리하는 신호처리회로와, 상기 신호처리회로의 입출력측의 한쪽에 접속된 버톤회로를 포함하며, 상기 버톤회로는 상기 입력신호와 부귀환된 피드백신호의 차를 증폭하기 위한 연산증폭회로와, 상기 연산증폭회로의 출력이 공급되는 소스폴로어회로 또는 인버터회로로 이루어지며, 상기 소스폴로어회로 또는 인버터회로의 출력으로부터 피드백신호가 상기 연산증폭회로의 입력에 귀환되어 DC레벨이 일정하게 되고, 이득이 약 1인 전하전송장치에 있어서의 출력 회로.A signal processing circuit for signal-processing the output of the charge transfer device, and a button circuit connected to one of the input and output sides of the signal processing circuit, wherein the button circuit is configured to amplify the difference between the input signal and the negative feedback signal. And an operational amplifier circuit and a source follower circuit or an inverter circuit to which the output of the operational amplifier circuit is supplied. A feedback signal is fed back to the input of the operational amplifier circuit from an output of the source follower circuit or inverter circuit. An output circuit in a charge transfer apparatus in which the level is constant and the gain is about one.
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