KR0148553B1

KR0148553B1 - Macro bloc calculator of digital system

Info

Publication number: KR0148553B1
Application number: KR1019940039439A
Authority: KR
Inventors: 김기홍
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1994-12-30
Filing date: 1994-12-30
Publication date: 1998-11-16
Also published as: KR960028489A

Abstract

본 발명은 디지탈 화상정보의 전송장치에 관한 것으로, ITU-T 권고안 H.261에서 규정하는 형태로 멀티플렉싱된 여러가지의 화상정보 데이타를 전송할 시 전송되는 화상정보 데이타 중에서 GOB와 매크로 블럭의 정보가 존재하지 않을 경우 가상의 화상정보 데이타를 발생시켜 전송되는 화상정보 데이타의 영상신호 복원에 신뢰성을 제공하도록 한 것이다.The present invention relates to an apparatus for transmitting digital image information, wherein GOB and macroblock information does not exist among image information data transmitted when various image information data multiplexed in the form defined in ITU-T Recommendation H.261 are transmitted. Otherwise, virtual image information data is generated to provide reliability for restoring the video signal of the transmitted image information data.

본 발명은 디지탈 화상정보 데이타의 전송에서 매크로 블럭과 GOB에서 발생되는 정보를 검출하여 매크로 블럭 어드레스 최종합이 33이 되지 않을 경우 또는 연속적인 어드레스가 검출되지 않을 경우 단일모듈을 통해 클럭신호를 발생시켜 가상 데이타를 생성하므로 가상 데이타의 발생에 편리성이 제공되고 다수의 매크로 블럭 제어에 따른 모드를 단일화하여 시스템에 단순화된다.The present invention detects information generated from macroblocks and GOBs in the transmission of digital image information data, and generates a clock signal through a single module when the macroblock address final sum does not reach 33 or when consecutive addresses are not detected. Generating virtual data provides convenience in the generation of virtual data and simplifies the system by unifying the mode according to the control of multiple macro blocks.

Description

Macroblock Operators in Digital Systems

제1도는 본 발명에 따른 디지탈 시스템의 매크로 블럭 연산기 구성 블럭도.1 is a block diagram of a macroblock operator configuration of a digital system according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 먹스(Mux) 20 : 가산기10: mux 20: adder

30 : 비교기 40 : 클럭발생기30: comparator 40: clock generator

50 : 클럭발생 제어부 51 : 제2비교기50: clock generation control unit 51: second comparator

52 : 제1카운터 53 : 플립플롭52: first counter 53: flip-flop

54 : 제2카운터 55 : 제1논리 연산기54: second counter 55: first logic calculator

56 : 제2논리 연산기 57 : 제3논리 연산기56: second logical operator 57: third logical operator

본 발명은 디지탈 화상정보의 전송장치에 관한 것으로, 특히 ITU-T 권고안 H.261에서 규정하는 형태로 멀티플렉싱된 여러가지의 화상정보 데이타를 전송할시 전송되는 화상정보 데이타 중에서 GOB(Group of Block)와 매크로 블럭(Macro Block)의 정보가 존재하지 않을 경우 가상의 화상정보를 발생시켜 전송되는 화상 정보데이터의 영상신호 디스플레이에 신뢰성을 제공하도록 한 디지탈 시스템의 매크로 블럭 연산기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for transmitting digital image information, and in particular, GOB (Group of Block) and macros among image information data transmitted when transmitting various image information data multiplexed in the form defined in ITU-T Recommendation H.261. The present invention relates to a macroblock calculator of a digital system that generates virtual image information and provides reliability to a video signal display of image information data transmitted by generating virtual image information when no block information exists.

일반적으로 디지탈 화상정보 전송장치에서 전송되는 각 화상정보 데이타는 12개의 GOB로 분리되며 각각의 GOB는 33개의 매크로 블럭으로 구성되는데, 각각의 매크로 블럭은 16화소 * 16선의 휘도성분과 공간적으로 상응하는 두개의 8화소 * 8선의 색차성분으로 이루어진다.In general, each image information data transmitted from the digital image information transmission apparatus is divided into 12 GOBs, each of which consists of 33 macroblocks, each of which has a spatial component corresponding to the luminance component of 16 pixels * 16 lines. It consists of two 8 pixels * 8 lines of chrominance components.

또한, 매크로 블럭의 데이타는 매크로 블럭 헤더와 블럭 데이타로 구성되며 매크로 블럭의 어드레스는 블럭 집단내의 블럭위치를 지시하는 가변길이 부호로 블럭 집단내의 첫 전송 매크로 블럭의 절대위치를 나타내는 값이고, 이후에 전송되는 매크로 블럭들에 대해서는 이전에 전송된 매크로 블럭 어드레스와 현재의 절대값 위치가 된다.In addition, the data of a macroblock is composed of a macroblock header and block data. The macroblock address is a variable length code indicating a block position in a block group, and a value indicating an absolute position of the first transport macro block in the block group. For transmitted macroblocks, the previously transmitted macroblock address is the current absolute value position.

종래의 매크로 블럭 연산기는 통신망을 통해 입력되는 매크로 블럭 어드레스가 1인 경우에는 각각의 매크로 블럭에 대한 정상적인 정보를 수반하므로 정상적인 영상신호를 복원하여 사용할 수 있으나, 통신망을 통해 입력되는 매크로 블럭 어드레스가 3인 경우는 이전의 매크로 블럭 정보 2개가 손실된 상태이므로 복원되는 영상신호의 깨짐이 발생되어 디스플레이에 신뢰성이 결여되는 문제점이 있었다. 또한, 통신망을 통해 입력되는 매크로 블럭 어드레스의 최종 합이 33이 되지 않는 경우 최종 매크로 블럭 어드레스 이후에 가상의 블럭정보를 만들어 주어야 하므로, 각각의 데이타 처리방법이 복잡하여지고, 하드웨어의 양이 증가하여 시스템이 비대해지는 문제점이 있었다.In the conventional macroblock operator, when the macroblock address inputted through the communication network is 1, the normal macroblock address accompanying normal information for each macroblock may be used to restore the normal video signal, but the macroblock address inputted through the communication network is 3 In this case, since two previous macro block informations are lost, there is a problem in that the display of the restored video signal is broken and the display lacks reliability. In addition, when the final sum of the macroblock addresses input through the communication network does not reach 33, virtual block information must be created after the final macroblock address, and thus, each data processing method becomes complicated and the amount of hardware increases. There was a problem that the system was enlarged.

본 발명은 전술한 문제점을 감안하여 안출한 것으로, 그 목적은 디지탈 화상정보 데이타 전송에서 통신망을 통해 인가되는 매크로 블럭의 어드레스 정보나 GOB의 정보가 연속적으로 검출되지 않을 경우 손실된 어드레스 갯수만큼 가상 데이타를 발생시켜 영상 데이타의 복원에 신뢰성을 제공하고, 인가되는 매크로 블럭의 어드레스 최종합이 33이 되지 않는 경우에 하나의 공통된 하드웨어를 통해 가상의 데이타를 발생시켜 시스템의 단순화 및 제어동작의 간결화를 제공하도록 함에 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and its object is to provide virtual data as much as the number of addresses lost when the address information of the macroblock or GOB information applied through the communication network is not continuously detected in the digital image information data transmission. Provides reliability in restoration of image data, and generates virtual data through one common hardware when the final sum of addresses of applied macroblocks is not 33, thereby simplifying the system and simplifying control operations. It is to be done.

이와 같은 목적을 달성하기 위한 본 발명은, 디지탈 화상정보 전송장치에 있어서, 통신망을 통해 인가되는 매크로 블럭의 어드레스 정보와 설정된 초기값을 합산하는 가산기와, 상기 통신망을 통해 인가되는 매크로 블럭 어드레스 정보로부터 상기 가산기의 초기값을 셋팅하여 주는 먹스와, 상기 가산기로부터 합산되어 인가되는 매크로 블럭 어드레스의 최종합을 비교하여 전송되는 매크로 블럭 어드레스의 손실을 검출하는 비교기와, 상기 비교기의 검출신호에 따라 소정의 제어신호를 출력하는 클럭발생 제어부와, 상기 클럭발생 제어부로 부터의 제어신호에 따라 상기 매크로 블럭 어드레스의 손실 갯수에 해당하는 가상 데이타를 형성하기 위하여 클럭을 발생하는 클럭발생기를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a digital image information transmitting apparatus comprising: an adder for summing address information of a macroblock applied through a communication network and an initial value set, and macroblock address information applied through the communication network. A comparator for detecting a loss of the macroblock address transmitted by comparing the mux for setting the initial value of the adder with the final sum of the macroblock addresses added and applied from the adder, and a predetermined signal according to a detection signal of the comparator; And a clock generator for generating a clock to form virtual data corresponding to the number of losses of the macroblock address according to a control signal from the clock generator. .

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 디지탈 시스템의 매크로 블럭 연산기 구성 블럭도이다. 도면에서 알 수 있는 바와 같이 본 발명은 먹스(10), 가산기(20), 비교기(30), 클럭발생기(40), 클럭발생 제어부(50) 및 인버터(60)로 이루어지는데, 먹스(10)는 통신망을 통해 전송되는 6비트(Bit)의 매크로 블럭 어드레스 데이타(MBA-D~MBA-D5)를 멀티플렉싱하며 멀티플렉싱된 매크로 블럭의 데이타로 가산기(20)의 초기 값을 33으로 셋팅하여 준다.1 is a block diagram of a macroblock operator configuration of a digital system according to the present invention. As can be seen in the figure, the present invention comprises a mux 10, an adder 20, a comparator 30, a clock generator 40, a clock generation control unit 50 and an inverter 60, the mux 10 6-bit macroblock address data (MBA-D) transmitted through a communication network. Multiplexing ~ MBA-D5) and setting the initial value of the adder 20 to 33 as data of the multiplexed macroblock.

인버터(60)는 통신망을 통해 인가되는 6비트의 매크로 블럭 어드레스(MBA0~MBA5)를 반전시켜 가산기(20)측에 인가한다. 가산기(20)는 먹스(10)를 통해 셋팅된 매크로 블럭 어드레스의 최종 값과 인버터(60)를 통해 인가되는 매크로 블럭 어드레스(MBA0~MBA5)를 합산하여 합산된 결과를 통해 인가되는 매크로 블럭의 어드레스 상태를 추출한다. 비교기(30)는 가산기(20)를 통해 인가되는 매크로 블럭 어드레스의 연산된 최종 합이 33인지를 비교분석한다. 클럭발생기(40)는 매크로 블럭 어드레스의 연산된 최종합이 33이 아니거나 GOB에 화상데이타가 존재하지 않을 경우 손실된 어드레스의 갯수 만큼에 해당하는 가상 데이타를 형성하기 위하여 클럭신호를 발생한다.The inverter 60 inverts and applies the 6-bit macroblock addresses MBA0 to MBA5 applied through the communication network to the adder 20 side. The adder 20 adds the final value of the macro block address set through the mux 10 and the macro block addresses MBA0 to MBA5 applied through the inverter 60, and adds the address of the macro block applied through the summation result. Extract the state. The comparator 30 compares and analyzes whether the calculated final sum of the macro block addresses applied through the adder 20 is 33. The clock generator 40 generates a clock signal to form virtual data corresponding to the number of lost addresses when the calculated final sum of the macro block addresses is not 33 or when there is no image data in the GOB.

클럭발생 제어부(50)는 가상 데이타 발생을 위한 클럭발생기(40)의 동작을 제어하며, 매크로 블럭 어드레스의 연산된 최종합이 33이 아닐 경우 비교기(30)로 부터 인가되는 신호와 GOB신호를 논리곱하여 생성된 인에이블 신호를 출력하는 제1논리 연산기(55)와, 제1논리 연산기(55)로부터 인가되는 인에이블 신호에 따라 소정의 신호를 출력하는 플립플롭(53)과, 플립플롭(53)으로 부터 인가되는 신호에 따라 외부로부터 인가되는 시스템 클럭신호(CLK)를 카운터 하는 제2카운터(54)와, 제2카운터(54)의 출력을 논리곱하는 제3논리 연산기(57)와, 플립플롭(53)의 출력신호와 제3논리 연산기(57)의 출력신호를 논리곱하여 생성된 인에이블 신호를 출력하는 제2논리 연산기(56)와, 제2논리 연산기(56)의 인에이블 신호에 따라 외부로부터 인가되는 시스템 클럭(CLK)을 카운터 하는 제1카운터(52)와, 제1카운터(52)로부터 인가되는 신호와 가산기(20)로부터 인가되는 신호(즉 매크로 블럭 에드러스 갯수)를 비교하여 클럭발생 제어신호를 출력하는 제2비교기(51)로 이루어진다.The clock generation control unit 50 controls the operation of the clock generator 40 for generating virtual data. When the calculated final sum of the macro block addresses is not 33, the clock generation control unit 50 controls the signal applied from the comparator 30 and the GOB signal. A first logic operator 55 for outputting the enable signal generated by multiplying, a flip-flop 53 for outputting a predetermined signal according to the enable signal applied from the first logic operator 55, and a flip-flop 53 A second counter 54 for countering the system clock signal CLK applied from the outside according to a signal applied from the second), a third logic operator 57 for ANDing the output of the second counter 54, and a flip A second logic operator 56 for outputting an enable signal generated by ANDing the output signal of the flop 53 and the output signal of the third logic calculator 57, and the enable signal of the second logic calculator 56. Counter below the system clock (CLK) A second comparator for comparing the first counter 52 with the signal applied from the first counter 52 and the signal applied from the adder 20 (that is, the number of macroblock edrus) and outputting a clock generation control signal ( 51).

이때 제2비교기(51)의 비교값이 매크로 블럭 어드레스의 갯수와 일치하면 플립플롭(53)에 리셋(Reset) 신호를 공급하여 클럭발생기(40)의 동작을 중단시킨다.At this time, if the comparison value of the second comparator 51 matches the number of macro block addresses, the reset signal is supplied to the flip-flop 53 to stop the operation of the clock generator 40.

전술한 바와같은 기능으로 이루어지는 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention having the function as described above is as follows.

먹스(10)로 입력되는 매크로 블럭 어드레스 데이타(MBA-D~MBA-D5)가 멀티플레싱된 후, 초기값이 33으로 가산기(20)에 셋팅된 상태에서 통신망으로 부터 디지탈 화상정보인 6비트의 매크로 블럭 어드레스(MB0-MBA5)가 인버터(60)를 통해 반전된 후 가산기(20)에 인가되면, 가산기(20)는 입력되는 매크로 블럭 어드레스(MBA0-MBA5)와 셋팅된 초기 값을 합산한 후 합산된 결과를 비교기(30) 및 클럭발생 제어부(50)의 제2비교기(51)에 인가한다.Macro block address data (MBA-D) input to the mux 10 After the MBA-D5 is multiplexed, the 6-bit macroblock address (MB0-MBA5), which is digital image information from the communication network, is set via the inverter 60 while the initial value is set to the adder 20 at 33. When the inverter is applied to the adder 20, the adder 20 adds the input macroblock addresses MBA0-MBA5 and the set initial values, and then adds the summed result to the comparator 30 and the clock generation controller 50. Is applied to the second comparator 51.

비교기(30)와 클럭발생 제어부(50)의 제2비교기(51)는 가산기(20)로 부터 인가되는 매크로 블럭 어드레스의 합이 33인지를 검출하는데, 이때 매크로 블럭어드레스의 합이 33이 아니거나 연속된 매크로 블럭 어드레스 정보로 검출되지 않으면 비교기(30)는 클럭발생 제어부(50)의 제1논리 연산기(55)에 소정의 신호(NOT-33)를 공급하고, 제2비교기(51)는 플립플롭(53)의 리셋단에 로우 레벨의 신호를 공급한다.The second comparator 51 of the comparator 30 and the clock generation controller 50 detects whether the sum of the macro block addresses applied from the adder 20 is 33, wherein the sum of the macro block addresses is not 33 or If it is not detected as continuous macroblock address information, the comparator 30 supplies a predetermined signal NOT-33 to the first logic calculator 55 of the clock generation controller 50, and the second comparator 51 flips. The low level signal is supplied to the reset terminal of the flop 53.

따라서, 제1논리 연산기(55)는 비교기(30)의 신호와 GOB의 신호를 논리곱하여 생성된 인에이블 신호를 플립플롭(53)에 클럭신호로 공급하므로, 플립플롭(53)은 하이 레벨의 신호를 출력하여 시스템 클럭(CLK)이 일측에 공급되는 클럭 발생기(40)를 제어함으로써 클럭발생기(40)가 검출되지 않은 매크로 블럭의 어드레스에 해당하는 가상 데이타를 형성할 수 있도록 클럭을 발생한다.Accordingly, since the first logic operator 55 supplies the enable signal generated by the AND of the signal of the comparator 30 and the GOB signal to the flip-flop 53 as a clock signal, the flip-flop 53 has a high level. By outputting a signal to control the clock generator 40 to which the system clock CLK is supplied to one side, a clock is generated so that the clock generator 40 can form virtual data corresponding to an address of an undetected macro block.

이때, 플립플롭(53)의 출력 신호에 따라 인에이블된 제2카운터(54)는 시스템 클럭을 카운터하여 제3, 제2논리 연산기(57)(56)를 거쳐 제1카운터(52)에 인에이블 신호를 공급한다. 제1카운터(52)는 공급되는 인에이블 신호에 따라 시스템 클럭을 카운터하여 그 값을 제2비교기(51)에 인가하므로, 제2비교기(51)는 가산기(20)로 부터 인가되는 신호와 제1카운터(52)로부터 인가되는 신호를 연속적으로 비교하여 매크로 블럭 어드레스 값이 정상적인 상태로 검출되면 플립플롭(53)에 리셋신호를 공급하여 플립플롭(53)에 의해 클럭발생기(40)의 클럭발생동작을 중단시킨다.At this time, the second counter 54 enabled according to the output signal of the flip-flop 53 counters the system clock to the first counter 52 via the third and second logic operators 57 and 56. Supply the enable signal. The first counter 52 counters the system clock according to the enable signal supplied and applies the value to the second comparator 51, so that the second comparator 51 is coupled with the signal applied from the adder 20. When the signal applied from the counter 52 is continuously compared and the macro block address value is detected as normal, the reset signal is supplied to the flip-flop 53 to generate the clock of the clock generator 40 by the flip-flop 53. Abort the operation.

이상에서 설명한 바와 같이, 본 발명은 디지탈 화상정보 데이타의 전송에서 매크로 블럭과 GOB에서 발생되는 정보를 검출하여 매크로 블럭 어드레스 최종합이 33이 되지 않을 경우 또는 연속적인 어드레스가 검출되지 않을 경우 단일모듈을 통해 클럭신호를 발생시켜 가상 데이타를 생성하므로 가상 데이타의 발생에 편리성이 제공되고, 다수의 매크로 블럭 제어에 따른 모드를 단일화하여 시스템이 단순화된다.As described above, the present invention detects the information generated in the macroblock and GOB in the transmission of digital image information data, so that if the final sum of the macroblock addresses does not reach 33 or the consecutive addresses are not detected, a single module is used. By generating a clock signal through the virtual data is generated, convenience is provided for the generation of virtual data, and the system is simplified by unifying the mode according to the control of a plurality of macro blocks.

Claims

An apparatus for transmitting digital image information, comprising: an adder for summing up address information of a macroblock applied through a communication network and an initial value set, and a mux for setting an initial value of the adder from macroblock address information applied through the communication network; A comparator for detecting a loss of a macroblock address transmitted by comparing the final sum of macroblock addresses added and added from the adder, a clock generation controller for outputting a predetermined control signal according to the detection signal of the comparator, and the clock And a clock generator for generating a clock in order to form virtual data corresponding to the number of losses of the macro block address in accordance with a control signal from a generation control unit.

The clock generation controller of claim 1, wherein the clock generation controller is enabled according to an output signal of the first logic calculator and a first logic calculator that performs an AND operation on a signal applied from the comparator and a GOB signal, and controls the clock generator. A flip-flop for outputting a predetermined signal, a second counter for counting a system clock that is enabled and applied according to the output signal of the flip-flop, and a third logic operator for ANDing each output signal of the second counter. A second logic operator for performing an AND operation on the output signal of the third logic operator and the output signal of the flip-flop, a first counter enabled by the output signal of the second logic operator to counter a system clock, And comparing the output signal of the first counter with the output signal of the adder and outputting a reset signal to the flip-flop side when the output signal of the first counter is matched with each other. The macro block of the digital computing system which comprises a second comparator to stop the operation.